JPS5879771A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体装置及びその製造方法に関するもので
ある。

本発明は、材料については何ら制限されるものではなく
、Ｓｉ　　などの単元素半導体あるいは化合物半導体な
ど広く一般の半導体材料に適用できるものであるが、以
下半導体材料として動作速度の大きい利点をもつ化合物
半導体のうちＧａＡｓ　　を例にとって説明を行う。

従来のショットキゲート電界効果トランジスタの一般的
な構造は、第１図の断面図に例示する上うに、ＧａＡｓ
　　などの半絶縁性半導体基板１１の表面にエピタキシ
ャル成長やイオン注入によって−様な厚さのｎ型動作層
１２を形成したのち、この動作層の表面に金属を蒸着さ
せる方法等によりソース電ｉ１８、）レイン電［ｉ１４
及びショットキゲート電極１５を形成したものである。

このような従来構造のショットキゲート電界効果トラン
ジスタにおいては、ゲート・ソース間抵抗が大きいと、
このトランジスタのマイクロ波特性、特に雑音特性が劣
化することが知られている。マイクロ波特性を改良する
にはゲート・ソース間抵抗を下げることが必要であり、
この目的を達成するには動作層１２のキャリア濃度を高
めるか又は動作層を厚くすることが必要であるが、いず
れの方法においてもピンチオフ電圧が過大になるという
問題を生ずる。また、キャリア濃度を高めた場合にはゲ
ートの耐圧が小さくなるという問題がさらに生ずる。

このような問題を解決するため、第２図に例示するよう
に、ピンチオフ電圧を支配するゲート直下の動作層１２
’の厚みを所望値に保ったまま、ソース電極近傍の動作
層１２’の厚みを大きくする構造が提案されている。こ
の構造は、まずソース電極１８及びドレイン電極１４直
下の厚みに相当する一様な厚みの動作層を形成したのち
、ゲート電極１５の直下となるべき箇所１２’のみをエ
ツチング等により薄くしためち、各電極１８．１４及び
１５を形成している。

しかしながらこのような構造では、動作層のエツチング
制御に極めて厳しい精度が要求されるために歩留りが低
くなってしまう欠点がある。

加うるに、動作層表面が平坦でない事から、電極形成の
ための微細なホトリソグラフィー等が困難となり、電界
効果トランジスタ（以下ＭＥＳＦＥＴと略す。）の特性
向上において、以下に述べるような問題点がある。

ＭＥＳＦＥＴの高周波特性を向上させるためには、ゲー
ト長を極力小さくする必要があり、そのために素子製作
上極めて微細な精密加工が要求される。

しかし、第２図の製造方法においては、ゲート電極１５
のパターンをレジストに形成する際に、そのゲートパタ
ーンの極く近傍にソース電極１８およびドレイン電極１
４による段差が、メサ領域１２″の段差に加えて存在す
るため、平坦面におけるときよりもフォトレジストパタ
ーンの解像度が低下し、ＩＩｔｍ　程度の短いゲートパ
ターンを確実に形成することが困難であった。特にＧａ
Ａｓ　　等の化合物半導体では、ゲート電極１５を形成
する前にソース電極１８およびドレイン電極１４の合金
処理を行なって、その接触抵抗の低下を図ることが一般
に行なわれているが、接触抵抗を充分小さくしようとし
て充分な高温で、しかも長時間の合金処理を行なうとソ
ース、ドレイン電極金属の凝集がおこり、著しく大きな
段差が生じ易く、このことも、ゲート用フォトレジスト
パターンの解像度を悪化させる原因になっている。

また、ゲート電極１５は既に形成されているソース電極
１８とドレイン電極１４の中間に±０．２１ｔｍ以下の
位置精度で形成する必要がある。さらにソース電極１８
とゲート電極１５の間隔は、ＭＥＳＦＥＴの電気的特性
にあって、ソースゲート間の寄生抵抗寄生容量に直接影
響するので、両電極間の距離はできる限り小さく、かつ
高精度に制御する必要があり、上述の位置精度は、この
電極間距離の点でも必要となる。しかしこの様な微細パ
ターンを高精度で形成することは、従来の技術では極め
て困難であり、従って製造歩留りが著しく低いという問
題点があった。

以上述べたように従来の方法ではｌＩｔｍ　以下のゲー
ト長、ソース・ゲート間距離をｌ／１０μｍ　の精度で
歩留り良く製造することは極めて難しい。

本発明は、このような従来方式の欠点を改善するもので
、その目的は１μｍ以下のゲート長、ソース・ゲート間
距離を有するＭＥＳＦＥＴを高精度に歩留り良く製造す
ることにある。さらに、本発明はゲート直下の動作層だ
けが薄く、シかもゲート電極直下の動作層とゲート電極
が同一位置に形成される構造であるから、高周波特性が
良く、ゲート逆耐圧が高く、かつ歩留りの良好なＭＥＳ
ＦＥＴを従来より簡便な工程で実現することができるも
のである。

以下本発明の詳細を実施例によって説明する。

図３は本発明の一つの例としての半導体装置である。図
で半導体基板２１上に形成された動作層２２に高アスペ
クト比（縦横比）で形成された１対の絶縁性無機化合物
からなる壁２７を介して壁の内部にゲート金属２５、壁
の外側にソース電極２３、ドレイン電極２４が、それぞ
れ壁に密接して形成されている。それぞれの電極は壁に
対してセルフアライメントで形成され、かつ電極間の距
離が絶縁性化合物の膜厚によって高精度で微細に制御し
得る。また、本発明のＭＥＳＦＥＴは第３図に例示する
ように、ゲート直下の動作層２２’の厚さをソース・ド
レイン間の動作層２２′の厚さよりも小さくした構造で
かつゲート直下の動作層２２′とゲート電極２５とが同
一の絶縁材料からなるパターンを基に形成されるいわゆ
るセルフアライメント方法を用いて形成されている。こ
のためゲート電極２５と第１の作層部分２２′の位置関
係が自動的に決定される。このことから本発明の構造に
おいては製造工程が簡便になり歩留りが向上すると同時
に微細な加工が可能になる等の作製上の利点を有する。

次に本発明の半導体の製造方法を一実施例としての図４
に基づいて説明する。

まず第４図（４）に示すように、ＧａＡｓ　　の半絶縁
性基板２１の表面に気相又は液相成長またはＳｉ＋等の
イオンの注入により、一様な厚みの動作層２２を形成す
る。この動作層の厚み及びキャリア濃度はゲート直下を
除く部分に延びた空乏層がゲート・ソー　ス間抵抗を増
大させない値に選択される。次いで、イオン注入により
動作層を形成した場合はアニールにより注入元素の活性
化を行なう。

次に第４図（Ｂ）に示すように動作層２２上に無機化合
物の壁を設ける。まず動作層２２の表面に厚さ１．６μ
ｍの無機化合物膜２７を形成する（同図Ｂ−ａ　）。こ
の場合、微細なパターンでアスペクト比（縦横比）を大
きくするため、本実施例では垂直に近い壁面のパターン
を形成し得る反応性スパッタエツチングを用いた。無機
イ仁合物膜２７としてＳ　ｉＯｇ　　をスパッタ法で堆
積し、その上に例えば電子ビーム露光技術等のりソグラ
フイとリフトオフによって０．４μｍ間隔０．６μｍの
金属マスクパターン２８を形成する（同図Ｂ−ｂ）。５
ｉｎＨに対しては１５ｏｏＸ　のＡｌ　　をマスクとし
、５％Ｏ１１を混入したＣＦ、ガス０．８　Ｔｏｒｒの
プラズマによってエツチングした（同図Ｂ−Ｃ）。他の
無機化合物膜についてもエツチングガス、マスク材料の
組合せを適宜選択することによって、同様の微細加工が
可能であり、材料として何らＳｉｎｇ　　に制限される
ものでない。その後必要ならば金属マスク２８を除去し
一本発明に必要な垂直な断面をもつ高アスペクト比の一
対の無機化合物膜の壁を得た（図４（Ｂ）−（ｄ）　）
。

この後（第４図（Ｃ）に示すように一対の壁２７によっ
てはさまれた部分以外のメサ領域へ斜め蒸着法によって
Ａｕ−Ｇｅ−Ｎｉ　　系合金を真空蒸着゛し、３７５℃
−２分間Ｎ、　　ガス（Ｈｚ　　５９６含む）中で熱処
理して、ソース電極ε８、ドレイン電極２４のオーミッ
ク性を良好なものにする。

次に第４図（９）に例示するようにソース電極２３、ド
レイン電極２４、絶縁性無機化合物膜２７をマスクとし
て用いて不活性化イオン注入を行ない、マスクされてい
ない箇所に不活性化された動作層２６を形成する。伺、
注入するイオンとしては動作層を不活性化できるイオン
であり、ゲート電極２５を形成する工程後もその不活性
化機能を失わなければ本発明の目的を満たす。

本実施例では不活性化イオンとして酸素を使用したが、
シート抵抗１５０Ω１０　の動作層がＯ＋　イオン注入
により高抵抗化する状況を第５図に示す。

なおここで不活性化イオンとしては、酸素以外にクロム
あるいはボ四ンを用いることも可能である。

これらの不活性化イオン注入により、動作層２２′の実
効的厚さを薄くするか、あるいはキャリア濃度を小さく
することにより、ピンチオフ電圧を所望値とすることが
できる。

最後に第４図（６）に示すようにショットキ電極用金属
２５を堆積させてＦＥＴとする。実施例では４００ＯＡ
のＴｉ　　を真空蒸着法により形成した。

以上の実施例では半導体結晶としてＧａＡｓ　　を使用
する場合を例示したが、必要に応じてＩｎＰその他のｍ
−ｖ族化合物半導体やＳｉ　　等任意の半導体を使用す
ることができ、本発明はこれらの材料に対してもあまね
く適用し得るものである。ショットキ電極用金属も、そ
れぞれの半導体材料に応じた材料を選択し得る。オーミ
ック電極についても同様である。

一方、エツチングについては、垂直な壁面をもつ１μｍ
程度の大きさの微細パターンを厚膜中に形成することが
必要であり、このためには反応性ガスのプラズマを用い
たりアクテイヴスバッタエッチが最もふされしい。実施
例ではＳｉｎｇ　膜に対してＣＦ　４１０　ｓガスをエ
ツチングに供したが、他の無機化合物を用いる事も可能
であり、またＣＨＦ。

ガスによるリアクテイヴスバッタエッチングも可能であ
る。

又、絶縁性無機化合物膜を形成ｊる材料として、表面に
絶縁性化合物膜を形成する金属を利用する事もできる。

絶縁性無機化合物膜からなる一対の壁を形成するための
母材となる金属には垂直な断面をもつ厚膜のパターンに
加工し得ること、表面にそれ自身からなる絶縁性化合物
膜を形成し得ることが要求される。この要求を満たす限
りにおいて、材料の選択は任意でありＴｓ　ｓＭｏ　ｇ
ｋｌ　ｇＷ等が考えられる。金属もしくは半導体自身へ
の絶縁性化合物形成法としては陽極酸化法、プラズマ酸
化法、熱酸化法等による酸化物膜の形成プラズマ窒化法
等による窒化物膜の形成法がある。これらは、゛機械的
強度・耐熱性に優れ化学的に安定で均一性、電気的絶縁
性等に優れた化合物膜を形成し得る方法を選定すれば本
発明の目的を満たすことに他ならず、任意の方法が可能
である。

次に、動作層２２′の長さとゲート電極２５の長さの関
係を説明すれば、動作層２２′が比較的厚いノーマリオ
ン型においては、動作層２２′の長さがゲート電極２５
の長さより多少長くても実用上十分な特性が得られる。

これは、動作層２２′が比較的厚いため表面から素子内
部に拡がっている空乏層の厚みが動作層２２′の全厚み
を占めず、従って動作層２２′のゲート直下を除く部分
がゲート・ソース間抵抗を極端に増大させるような問題
を生じないからである。これに対して、表面からの空乏
層厚みが動作層２２′の層厚みの全体を占めるようなノ
ーマリオフ型においては、第８図に例示するように動作
層２２′の長さが電極２５の長さよりも大であれば、動
作層２２′のゲート直下を除く部分において空乏層が厚
み方向一杯に形成され、この結果ゲート・ソース間抵抗
が著じるしく大となり、極端な場合電流が完全に阻止さ
れるという問題が生ずる。

従、つてノーマリオフ型においては、ゲート電極２５の
長さが動作層２２’よりも大きくなければならない。し
かしながらゲート電極２５と、動作層２２′との重なり
部分、すなわちゲート電極２５において、動作層２２′
よりも長さが過大となる部分は、単に静電容量を増大す
るのみで有効な作用をしないので、この過大部分を可能
な限り短くすることが、素子の動作速度を速くする上で
有効である。すなわち、理想的には、第８図に例示する
ように、ゲート電極２５の長さと動作層２２’の長さを
等しく形成することが特にノーマリオフ型においては有
効な手段である。

本発明においては絶縁膜２７を用いてセルファラインに
より２２′の長さと、ゲート電極Ｑ５の長さが等しく、
かつ同一位置に形成されるため、ノーマリオフ型の特性
が著しく向上するものである。

以上述べたように本発明によれば、１μｍ以下のゲート
長、ソース・ゲート間距離を有し、かつ、ゲート直下の
動作層が所定のピンチ・オフ電圧を与える厚さであり、
ソース・ドレイン間の動作層の値をそれより厚くした構
造のＭＢＳＦＥＴを歩留まり良く製造する事ができる。

【図面の簡単な説明】

第１図、第２図は従来例の断面図、第８図は本発明の一
実施例の断面図、第４図囚〜（Ｅ）は第８図の電界効果
トランジスタの製造方法の一例−を示す断面図、第５図
は不活性化イオンの注入による高抵抗化の不活性化イオ
ンの注入量依存性を示したパ図である。 ２１・・・半絶縁性半導体基板、８Ｂ・・・動作層、２
２′・・・動作層の第１の部分、２２′・・・動作層の
第２の部分、２８・・・ソース電極、２４・・・ドレイ
ン電極、２５・・・ゲート電極、２６・・・不活性化さ
れた動作層、２７・・・絶縁性無機化合物膜、２８・・
・エツチング用金属パターン。 ７２図 第３図 ７４図 （Ａ） （Ｂ） （Ｃ） ＣＤ） （Ｅ） ｊｒ５図 ｄｏｓ＠　Ｏずｏｘｙｇｅｎ　ｃｎｆ’手　続　補　正
　書（方式） ％式％ １、事件の表示 昭和５６年特　　　許願第１７８５３６号２、発明の名
称 半導体装置およびその製造方法、 ３、補正をする者 事件との関係　　特許出願人 住所　　　　大阪市東区北浜５丁目１５番地名称（２１
Ｂ）　　住友電気工業株式会社代表者社長　　亀　井　
正　夫 屯代理人 住所　　　　大阪市此花区島屋１丁目１番８号住友電気
工業株式会社内 ６、補正の対象 明細書中発明の詳細な説明の欄、図面の簡単な説明の欄
及び図面 ７、補正の内容 （１）明細書第７頁第１行の「図３は」を１第３図は」
と補正する。 （２）明細書第８頁第８行の「図４」を１第４図１と補
正する。 （８）明細書第８頁第１４行〜第１５行の［（同図Ｂ−
ａ）Ｊを「（第４図の））」と補正する。 （４）明細書第９頁第２行の「（同図Ｂ−ｂ　）　、１
を「（第４図（ｑ）」と補正する。 （５）明細書第９頁第５行の１（同図Ｂ−ｃ）Ｊを「（
第４図０）」と補正する。 （６）明細書第９頁第１１行〜第１２行の１（図・１゜
（均一（ｄ）　）　Ｊを「（第４図＠）」と補正する。 （７）明細書第９頁第１３行の「（第４図０）」を［第
４図［Ｆ］］と補正する。 （８）明細書第９頁第１９行の１第４図０１を［第４図
（ＧＪと補正する。 （９）明細書第１０頁第１１行の１ボロン１を１ボロン
」と補正する。 （ＩＩ明細書第１Ｏ頁第１６行の１第４図（１つ１を・
「第４図０」と補正する。 （ロ）明細書第１４頁第１４行の１第４図い）〜（＋；
＋　＋を「第４図（２）〜０」と補正する。 ７′ｒ４図 （Ａ） （Ｂ） （Ｅ） ち浮 （Ｇ） で］ ２３〜Ｆ門Ｌｒ八壽月）１ｒ］。 ミ４ ２ Ｉ ４ ２

Claims (2)

【特許請求の範囲】
1. （１）半絶縁性半導体基板、該半導体基板の表面に形成
   された動作層ならびに該動作層上に形成されたソース電
   極、ショットキゲート電極及びドレイン電極を備えたシ
   ョットキゲート電界効果トランジスタにおいて、 ■前記動作層が不活性化イオンの注入により所定のピン
   チオフ電圧を与えるような厚みを有して前記ゲート電極
   直下に形成されている第１の部分と、該第１の部分の厚
   みよりも大きな厚みを有する第２の部分とから構成され
   ており、かつゲート電極が第１の部分と同位置に形成さ
   れており、■半導体材料の表面に形成された絶縁性無機
   化合物からなる互に近接し、かつ一方向に伸びた一対の
   壁と、その壁の間に形成されたショットキ障壁電極と、
   その壁の両側に壁に密接して形成されたオーミック電極
   とからなることを特徴とする半導体装置。
2. （２）半導体材料表面上）ζ無機化合物膜からなる一対
   の壁を形成する工程と、壁の両側にのみオーミック電極
   を形成する工程と、前記オーミック電極を妥スクとして
   不活性化イオンを注入する工程とショットキ電極を形成
   する工程とからなることを特徴とする半導体装置の製造
   方法。