JPH0434869B2 - - Google Patents
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- Publication number
- JPH0434869B2 JPH0434869B2 JP59106797A JP10679784A JPH0434869B2 JP H0434869 B2 JPH0434869 B2 JP H0434869B2 JP 59106797 A JP59106797 A JP 59106797A JP 10679784 A JP10679784 A JP 10679784A JP H0434869 B2 JPH0434869 B2 JP H0434869B2
- Authority
- JP
- Japan
- Prior art keywords
- information
- display
- character
- display memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Television Systems (AREA)
- Controls And Circuits For Display Device (AREA)
Description
〔発明の技術分野〕
本発明はテレビジヨン放送電波の映像信号の垂
直帰線消去期間に重畳して送出される符号化伝送
方式文字放送を受信して、ブラウン管などの表示
装置に文字・図形図面の表示する装置に関するも
のである。 〔従来技術〕 従来のこの種の装置の一例の概略を第１図に示
し説明すると、図において、１はテレビジヨン放
送電波の映像信号の垂直帰線消去期間に重畳して
送出される文字信号を受信するアンテナで、文字
信号はこのアンテナ１からチユーナ２を通し中間
周波増幅回路３により検波されて、文字信号抜取
回路７によつて抜き取られる。この抜き取られた
文字信号はバツフアメモリ８に一時的に蓄えら
れ、必要な文字信号のみが中央制御装置（以下、
CPUと呼称する）９で解読されて表示制御回路
１０を介して表示メモリ１１に蓄えられる。 ４は中間周波増幅回路３の出力を入力とする映
像増幅回路、５はこの映像増幅回路４の出力側に
接続された出力インターフエース回路で、この出
力インターフエース回路５はブラウン管（CRT）
６への表示時に、映像増幅回路４からの映像信号
を表示するのか、表示メモリ１１から読み出され
た文字放送を表示するかの切換えおよびレベル変
換のためのインターフエースである。 １２は番組選択装置、１３はプログラム
ROM、１５は文字フオントROMで、この文字
フオントROMは文字信号を解読して文字・図形
を発生させるものであり、１４はRAM、１６は
誤り訂正回路で、この誤り訂正回路１６は文字信
号に符号誤りがあつた場合にこれを訂正する機能
を備えている。そして、これらはバスによつて
CPU９に接続されている。 第２図はテレビジヨン上の表示画面を示した説
明図である。図において、１７はテレビジヨン画
面を示したものであり、その画素数は、横方向１
８に画素248、縦方向１９に画素204で、画素数
248（横）×204（縦）で構成され、画面の上部より
248（横）×12（縦）の範囲はページヘツダ（PH）
となつている。 第３図は第１図のCRT６に表示される機能ブ
ロツクを示す説明図で、着色、フラツシング、コ
ンシールなどの機能は機能ブロツクを単位として
表示され、その機能ブロツクの最小単位を構成す
る画素数は４（横）×４（縦）である。そして、こ
の機能ブロツクを表示するに際して、4Tc（1Tc
＝0.1746μs：水平同期パルスの１／364の周期）内に 必要な画素情報のビツト数は下記第１表に示すよ
うに、合計15ビツトの情報量が必要となる。
直帰線消去期間に重畳して送出される符号化伝送
方式文字放送を受信して、ブラウン管などの表示
装置に文字・図形図面の表示する装置に関するも
のである。 〔従来技術〕 従来のこの種の装置の一例の概略を第１図に示
し説明すると、図において、１はテレビジヨン放
送電波の映像信号の垂直帰線消去期間に重畳して
送出される文字信号を受信するアンテナで、文字
信号はこのアンテナ１からチユーナ２を通し中間
周波増幅回路３により検波されて、文字信号抜取
回路７によつて抜き取られる。この抜き取られた
文字信号はバツフアメモリ８に一時的に蓄えら
れ、必要な文字信号のみが中央制御装置（以下、
CPUと呼称する）９で解読されて表示制御回路
１０を介して表示メモリ１１に蓄えられる。 ４は中間周波増幅回路３の出力を入力とする映
像増幅回路、５はこの映像増幅回路４の出力側に
接続された出力インターフエース回路で、この出
力インターフエース回路５はブラウン管（CRT）
６への表示時に、映像増幅回路４からの映像信号
を表示するのか、表示メモリ１１から読み出され
た文字放送を表示するかの切換えおよびレベル変
換のためのインターフエースである。 １２は番組選択装置、１３はプログラム
ROM、１５は文字フオントROMで、この文字
フオントROMは文字信号を解読して文字・図形
を発生させるものであり、１４はRAM、１６は
誤り訂正回路で、この誤り訂正回路１６は文字信
号に符号誤りがあつた場合にこれを訂正する機能
を備えている。そして、これらはバスによつて
CPU９に接続されている。 第２図はテレビジヨン上の表示画面を示した説
明図である。図において、１７はテレビジヨン画
面を示したものであり、その画素数は、横方向１
８に画素248、縦方向１９に画素204で、画素数
248（横）×204（縦）で構成され、画面の上部より
248（横）×12（縦）の範囲はページヘツダ（PH）
となつている。 第３図は第１図のCRT６に表示される機能ブ
ロツクを示す説明図で、着色、フラツシング、コ
ンシールなどの機能は機能ブロツクを単位として
表示され、その機能ブロツクの最小単位を構成す
る画素数は４（横）×４（縦）である。そして、こ
の機能ブロツクを表示するに際して、4Tc（1Tc
＝0.1746μs：水平同期パルスの１／364の周期）内に 必要な画素情報のビツト数は下記第１表に示すよ
うに、合計15ビツトの情報量が必要となる。
【表】
ただし、機能ブロツク４（横）×４（縦）の16画
素のデータを表示させるために必要なデータ数
は、文字・図形情報16ビツト、文字図形色４ビツ
ト、文字・図形背景色４ビツト、機能ブロツク情
報３ビツトが必要であり、縦方向の４画素（４ラ
イン）間は、文字・図形情報のみが変化し、他の
画像情報は同一データでよい。 第４図は第１図のCRT６に表示される最小機
能ブロツク２個分を示す説明図で、８Tc内に必
要な画像情報を示している。そして、下記第２表
に必要な画素情報のビツト数を示す。
素のデータを表示させるために必要なデータ数
は、文字・図形情報16ビツト、文字図形色４ビツ
ト、文字・図形背景色４ビツト、機能ブロツク情
報３ビツトが必要であり、縦方向の４画素（４ラ
イン）間は、文字・図形情報のみが変化し、他の
画像情報は同一データでよい。 第４図は第１図のCRT６に表示される最小機
能ブロツク２個分を示す説明図で、８Tc内に必
要な画像情報を示している。そして、下記第２表
に必要な画素情報のビツト数を示す。
本発明は以上の点に鑑み、このような問題を解
決すると共にかかる欠点を除去すべくなされたも
ので、その目的は簡単な構成によつて、表示制御
回路の構成を容易になると共に表示メモリのメモ
リ空間を効率的に使用することができ、コスト低
減を図ることができ、また、表示制御回路から表
示メモリへの制御信号の数が少くてすみ、かつ表
示制御を容易にすることができる符号化伝送方式
文字放送受信装置を提供することにある。 このような目的を達成するため、本発明は、各
画像情報を規則性を持たせて記憶させる表示メモ
リと、この表示メモリからの読出しを、８クロツ
ク期間内に行アドレスストローブ信号を１つ与え
た後に列アドレスストローブ信号を４つ連続して
与えて、ページモードリードサイクルで行う表示
制御回路と、この表示制御回路内に設けられ文
字・図形情報と色情報・機能ブロツク情報とを変
換するためのアドレス変換回路と、上記表示メモ
リとの画像情報の授受を行うための８ビツトのメ
モリバスとを備え、上記表示メモリに記憶された
各画像情報を読み出して上記表示装置に表示する
とき上記アドレス変換回路によつて上記文字・図
形情報のアドレスから上記色情報および上記機能
ブロツク情報を自動的にアドレス変換して読み出
し得るようにしたものである。 〔発明の実施例〕 以下、図面に基づき本発明の実施例を詳細に説
明する。 第５図は本発明による符号化伝送方式文字放送
受信装置の一実施例を示すブロツク図で、説明に
必要な部分のみを示す。 この第５図において、２０は第１図の表示メモ
リ１１に相当する表示メモリで、この表示メモリ
２０としてのダイナミツクRAM（以下、DRAM
と呼称する）は64K×８個または16K×８個で、
それぞれ記憶面を４画面および１画面構成するこ
とができるように構成されている。なお、“８”，
“５”，“３”はそれぞれビツト数を示す。 ２１は縦方向の８ビツトY0〜Y7で構成され、
テレビジヨンの縦方向、すなわち、204本の走査
線の位置を決める縦方向カウンタ、２２はこの縦
方向カウンタ２１の出力を入力として表示メモリ
２０からの読み出し時に文字・図形情報アドレス
から色情報および機能ブロツク情報とのアドレス
変換を行アドレス変換回路で、このアドレス変換
回路２２は第１図に示す表示制御回路１０内に設
けられている。２３は表示メモリ（DRAM）２
０への行アドレス・列アドレスを与えるための切
換機能を有する表示メモリアドレス回路である。
なお、この表示メモリアドレス回路２３から表示
メモリ（DRAM）２０へのABは８ビツトのアド
レスバスである。 ２４は各種のタイミングを発生させるためのタ
イミング発生回路、２５は５ビツトで構成され、
テレビジヨンの横方向、すなわち、248画素を８
ビツトごとに31バイトで対処するための横方向カ
ウンタで、常にテレビジヨンの水平走査線に合せ
て（実際には表示領域）構成されておりさらに、
表示メモリ２０をダイナミツクメモリで考えてい
るため、リフレツシユ用のカウンタとしての機能
をも有している。２６は表示メモリアドレス制御
回路で、DRAM（64Kメモリの容量のもの）は行
アドレス、列アドレス各々８ビツトで与えるため
（ただし、16Kの場合はそれぞれ７ビツトずつ）
合計で16ビツトのアドレス情報となるため、（16
−８−５＝３）３ビツトの残りのアドレスで表示
の、例えば、複数の画面を記憶することができる
ように構成されている。なお、この実施例の場
合、最大で４画面までとなる。 ２７は表示メモリ２０（DRAM）への行アド
レスストローブ信号、列アドレスストロー
ブ信号および書き込み信号などの制御信
号を与えるための表示メモリ制御回路、２８は８
ビツトで構成され、表示メモリ２０（DRAM）
との画像情報の授受を行うメモリバスMBで結ば
れている表示メモリ入出力回路である。 そして、上記タイミング発生回路２４からのタ
イミング信号によつて縦方向カウンタ２１と横方
向カウンタ２５および表示メモリアドレス制御回
路２６ならびに表示メモリ制御回路２７をそれぞ
れ制御するように構成され、また、アドレス変換
回路２２を有することにより、表示メモリ２０内
に文字・図形情報と色情報、機能ブロツク情報の
各画像情報を規則性を持たせて蓄え、読み出し
時、すなわち、表示時には文字・図形情報のアド
レスからの色情報および機能ブロツク情報が自動
的にアドレス変換されて読み出されるように構成
されている。 つぎにこの第５図に示す実施例の動作を説明す
る。 まず、読み出し時の表示メモリ２０からの文
字・図形情報アドレスから色情報１，２および機
能ブロツク情報アドレスへの変換の一例を下記第
３表に示した説明する。なお、16進表示の場合で
ある。
決すると共にかかる欠点を除去すべくなされたも
ので、その目的は簡単な構成によつて、表示制御
回路の構成を容易になると共に表示メモリのメモ
リ空間を効率的に使用することができ、コスト低
減を図ることができ、また、表示制御回路から表
示メモリへの制御信号の数が少くてすみ、かつ表
示制御を容易にすることができる符号化伝送方式
文字放送受信装置を提供することにある。 このような目的を達成するため、本発明は、各
画像情報を規則性を持たせて記憶させる表示メモ
リと、この表示メモリからの読出しを、８クロツ
ク期間内に行アドレスストローブ信号を１つ与え
た後に列アドレスストローブ信号を４つ連続して
与えて、ページモードリードサイクルで行う表示
制御回路と、この表示制御回路内に設けられ文
字・図形情報と色情報・機能ブロツク情報とを変
換するためのアドレス変換回路と、上記表示メモ
リとの画像情報の授受を行うための８ビツトのメ
モリバスとを備え、上記表示メモリに記憶された
各画像情報を読み出して上記表示装置に表示する
とき上記アドレス変換回路によつて上記文字・図
形情報のアドレスから上記色情報および上記機能
ブロツク情報を自動的にアドレス変換して読み出
し得るようにしたものである。 〔発明の実施例〕 以下、図面に基づき本発明の実施例を詳細に説
明する。 第５図は本発明による符号化伝送方式文字放送
受信装置の一実施例を示すブロツク図で、説明に
必要な部分のみを示す。 この第５図において、２０は第１図の表示メモ
リ１１に相当する表示メモリで、この表示メモリ
２０としてのダイナミツクRAM（以下、DRAM
と呼称する）は64K×８個または16K×８個で、
それぞれ記憶面を４画面および１画面構成するこ
とができるように構成されている。なお、“８”，
“５”，“３”はそれぞれビツト数を示す。 ２１は縦方向の８ビツトY0〜Y7で構成され、
テレビジヨンの縦方向、すなわち、204本の走査
線の位置を決める縦方向カウンタ、２２はこの縦
方向カウンタ２１の出力を入力として表示メモリ
２０からの読み出し時に文字・図形情報アドレス
から色情報および機能ブロツク情報とのアドレス
変換を行アドレス変換回路で、このアドレス変換
回路２２は第１図に示す表示制御回路１０内に設
けられている。２３は表示メモリ（DRAM）２
０への行アドレス・列アドレスを与えるための切
換機能を有する表示メモリアドレス回路である。
なお、この表示メモリアドレス回路２３から表示
メモリ（DRAM）２０へのABは８ビツトのアド
レスバスである。 ２４は各種のタイミングを発生させるためのタ
イミング発生回路、２５は５ビツトで構成され、
テレビジヨンの横方向、すなわち、248画素を８
ビツトごとに31バイトで対処するための横方向カ
ウンタで、常にテレビジヨンの水平走査線に合せ
て（実際には表示領域）構成されておりさらに、
表示メモリ２０をダイナミツクメモリで考えてい
るため、リフレツシユ用のカウンタとしての機能
をも有している。２６は表示メモリアドレス制御
回路で、DRAM（64Kメモリの容量のもの）は行
アドレス、列アドレス各々８ビツトで与えるため
（ただし、16Kの場合はそれぞれ７ビツトずつ）
合計で16ビツトのアドレス情報となるため、（16
−８−５＝３）３ビツトの残りのアドレスで表示
の、例えば、複数の画面を記憶することができる
ように構成されている。なお、この実施例の場
合、最大で４画面までとなる。 ２７は表示メモリ２０（DRAM）への行アド
レスストローブ信号、列アドレスストロー
ブ信号および書き込み信号などの制御信
号を与えるための表示メモリ制御回路、２８は８
ビツトで構成され、表示メモリ２０（DRAM）
との画像情報の授受を行うメモリバスMBで結ば
れている表示メモリ入出力回路である。 そして、上記タイミング発生回路２４からのタ
イミング信号によつて縦方向カウンタ２１と横方
向カウンタ２５および表示メモリアドレス制御回
路２６ならびに表示メモリ制御回路２７をそれぞ
れ制御するように構成され、また、アドレス変換
回路２２を有することにより、表示メモリ２０内
に文字・図形情報と色情報、機能ブロツク情報の
各画像情報を規則性を持たせて蓄え、読み出し
時、すなわち、表示時には文字・図形情報のアド
レスからの色情報および機能ブロツク情報が自動
的にアドレス変換されて読み出されるように構成
されている。 つぎにこの第５図に示す実施例の動作を説明す
る。 まず、読み出し時の表示メモリ２０からの文
字・図形情報アドレスから色情報１，２および機
能ブロツク情報アドレスへの変換の一例を下記第
３表に示した説明する。なお、16進表示の場合で
ある。
【表】
【表】
【表】
〓
Claims (1)
- 【特許請求の範囲】 １ テレビジヨン放送電波の映像信号の垂直帰線
消去期間に重畳して送出される符号化伝送方式文
字放送を受信して表示装置に文字・図形画面を表
示する符号化伝送方式文字放送受信装置におい
て、 各画面情報を規則性を持たせて記憶させる
DRAMとしての表示メモリと、 この表示メモリからの読出しを、８クロツク期
間内に行アドレスストローブ信号を１つ与えた後
に列アドレスストローブ信号を４つ連続して与え
て、ページモードリードサイクルで行う表示制御
回路と、 この表示制御回路内に設けられ、文字・図形情
報と色情報・機能ブロツク情報とを変換するため
のアドレス変換回路と、 前記表示メモリと表示制御回路との間の画像情
報の授受を行うための８ビツトのメモリバスとを
備え、 前記表示メモリに記憶された各画像情報を読み
出して前記表示装置に表示する時に、前記アドレ
ス変換回路によつて前記文字・図形情報のアドレ
スから前記色情報および前記機能ブロツク情報を
自動的にアドレス変換して読み出し得るようにし
たことを特徴とする符号化伝送方式文字放送受信
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106797A JPS60249489A (ja) | 1984-05-24 | 1984-05-24 | 符号化伝送方式文字放送受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106797A JPS60249489A (ja) | 1984-05-24 | 1984-05-24 | 符号化伝送方式文字放送受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60249489A JPS60249489A (ja) | 1985-12-10 |
| JPH0434869B2 true JPH0434869B2 (ja) | 1992-06-09 |
Family
ID=14442873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106797A Granted JPS60249489A (ja) | 1984-05-24 | 1984-05-24 | 符号化伝送方式文字放送受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60249489A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57186882A (en) * | 1981-05-12 | 1982-11-17 | Sanyo Electric Co Ltd | Character broadcasting receiver |
| JPS58198975A (ja) * | 1982-05-15 | 1983-11-19 | Sony Corp | メモリ−アドレス信号発生回路 |
| JPS5922136A (ja) * | 1982-07-28 | 1984-02-04 | Toshiba Corp | デ−タ処理回路 |
-
1984
- 1984-05-24 JP JP59106797A patent/JPS60249489A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60249489A (ja) | 1985-12-10 |
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