JPH04350746A - プロセッサ間の通信データチェック方式 - Google Patents
プロセッサ間の通信データチェック方式Info
- Publication number
- JPH04350746A JPH04350746A JP3124110A JP12411091A JPH04350746A JP H04350746 A JPH04350746 A JP H04350746A JP 3124110 A JP3124110 A JP 3124110A JP 12411091 A JP12411091 A JP 12411091A JP H04350746 A JPH04350746 A JP H04350746A
- Authority
- JP
- Japan
- Prior art keywords
- data
- parity
- processor
- shared memory
- written
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は共用メモリを使用して、
２つのプロセッサ間のデータ通信を行うときのデータチ
ェック方式に関する。近年、マイクロプロセッサ技術の
進展に伴い、各種電子装置、通信装置にマイクロプロセ
ッサが広く採用されるようになってきている。このよう
なマイクロプロセッサ間のデータ通信を行う場合、高速
化を図るために共用メモリ（例えばデュアルポートラム
）を使用して、一方のマイクロプロセッサから共用メモ
リにデータを書き込み、他方のマイクロプロセッサは共
用メモリからデータを読み出すことによりデータのやり
とりを行っている。
２つのプロセッサ間のデータ通信を行うときのデータチ
ェック方式に関する。近年、マイクロプロセッサ技術の
進展に伴い、各種電子装置、通信装置にマイクロプロセ
ッサが広く採用されるようになってきている。このよう
なマイクロプロセッサ間のデータ通信を行う場合、高速
化を図るために共用メモリ（例えばデュアルポートラム
）を使用して、一方のマイクロプロセッサから共用メモ
リにデータを書き込み、他方のマイクロプロセッサは共
用メモリからデータを読み出すことによりデータのやり
とりを行っている。
【０００２】かかるプロセッサ間の通信データにエラー
が発生した場合、そのエラーを確実に検出できる通信デ
ータチェック方式が要求されている。
が発生した場合、そのエラーを確実に検出できる通信デ
ータチェック方式が要求されている。
【０００３】
【従来の技術】図３は従来例を説明する図を示す。
（Ａ）は従来例のマイクロプロセッサ間の通信方式を説
明する図であり、図中の１３ａはプロセッサ（図中ＣＰ
Ｕとして示す）１１ａとバッファ１１ｂを有するプロセ
ッサ盤、１４ａはプロセッサ１２ａとバッファ１２ｂと
デュアルポートラム（図中ＤＰＲＡＭとして示す）２１
を有するプロセッサ盤である。また、信号線に付したＡ
はアドレス、Ｄはデータ、Ｃはコントロールのラインを
示す。
明する図であり、図中の１３ａはプロセッサ（図中ＣＰ
Ｕとして示す）１１ａとバッファ１１ｂを有するプロセ
ッサ盤、１４ａはプロセッサ１２ａとバッファ１２ｂと
デュアルポートラム（図中ＤＰＲＡＭとして示す）２１
を有するプロセッサ盤である。また、信号線に付したＡ
はアドレス、Ｄはデータ、Ｃはコントロールのラインを
示す。
【０００４】（Ｂ）は従来例のデータフォーマットを示
す。ここでは、データの送受信の単位を１０２４バイト
とした例であり、アドレス００００〜１０２３（図中０
００Ｈ〜３ＦＦＨとして示す）までのうち、アドレス１
０２１（図中ＢＣＣとして示す）にアドレス００００か
らアドレス１０２０までの、ｂ０〜ｂ７の各ビットの排
他的論理和をとった結果（水平パリティ）を書き込んで
いる。アドレス１０２２はＣＰＵ１２ａに対する割り込
み制御信号、アドレス１０２３はＣＰＵ１１ａに対する
割り込み制御信号を示す。
す。ここでは、データの送受信の単位を１０２４バイト
とした例であり、アドレス００００〜１０２３（図中０
００Ｈ〜３ＦＦＨとして示す）までのうち、アドレス１
０２１（図中ＢＣＣとして示す）にアドレス００００か
らアドレス１０２０までの、ｂ０〜ｂ７の各ビットの排
他的論理和をとった結果（水平パリティ）を書き込んで
いる。アドレス１０２２はＣＰＵ１２ａに対する割り込
み制御信号、アドレス１０２３はＣＰＵ１１ａに対する
割り込み制御信号を示す。
【０００５】
【発明が解決しようとする課題】上述の従来例において
は、データの書き込み時に送信したデータの全バイトの
各ビットの排他的論理和をとった結果をデュアルポート
ラムに書き込んでおき、読み出し時には、読み出したデ
ータの全バイトの各ビットの排他的論理和をとった結果
と比較してデータエラーを検出する。
は、データの書き込み時に送信したデータの全バイトの
各ビットの排他的論理和をとった結果をデュアルポート
ラムに書き込んでおき、読み出し時には、読み出したデ
ータの全バイトの各ビットの排他的論理和をとった結果
と比較してデータエラーを検出する。
【０００６】この方式では、２ビット同時に変化した場
合にはエラー検出ができない。本発明はデータエラーが
発生したときに、確実にエラーを検出できるプロセッサ
間の通信データチェック方式を実現しようとする。
合にはエラー検出ができない。本発明はデータエラーが
発生したときに、確実にエラーを検出できるプロセッサ
間の通信データチェック方式を実現しようとする。
【０００７】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１１は第１のプロセッ
サであり、１２は第２のプロセッサであり、２０は第１
および第２のプロセッサ１１、１２からデータの書き込
み、読み出しを行う共用メモリである。
明するブロック図である。図中の１１は第１のプロセッ
サであり、１２は第２のプロセッサであり、２０は第１
および第２のプロセッサ１１、１２からデータの書き込
み、読み出しを行う共用メモリである。
【０００８】また３１、３２は第１および第２のプロセ
ッサ１１、１２より書き込むデータの所定のバイト毎に
パリティを演算する第１および第２のパリティ演算手段
であり、４１、４２は第１および第２のパリティ演算手
段３１、３２で演算したパリティ演算結果を書き込んで
おく第１および第２のパリティ記憶手段であり、第１お
よび第２のプロセッサ１１、１２から共用メモリ２０に
データを書き込むときに、第１および第２のパリティ演
算手段３１、３２により、書き込みデータの所定のバイ
ト毎にパリティ演算を行い、該演算結果を第１および第
２のパリティ記憶手段４１、４２に書き込んでおき、該
データを読み出すときに、読み出したデータのパリティ
を第１および第２のパリティ演算手段３１、３２により
演算し、その結果と第１および第２のパリティ記憶手段
４１、４２の内容とを比較してデータのチェックを行う
。
ッサ１１、１２より書き込むデータの所定のバイト毎に
パリティを演算する第１および第２のパリティ演算手段
であり、４１、４２は第１および第２のパリティ演算手
段３１、３２で演算したパリティ演算結果を書き込んで
おく第１および第２のパリティ記憶手段であり、第１お
よび第２のプロセッサ１１、１２から共用メモリ２０に
データを書き込むときに、第１および第２のパリティ演
算手段３１、３２により、書き込みデータの所定のバイ
ト毎にパリティ演算を行い、該演算結果を第１および第
２のパリティ記憶手段４１、４２に書き込んでおき、該
データを読み出すときに、読み出したデータのパリティ
を第１および第２のパリティ演算手段３１、３２により
演算し、その結果と第１および第２のパリティ記憶手段
４１、４２の内容とを比較してデータのチェックを行う
。
【０００９】
【作用】例えば、第１のプロセッサ１１からデータを共
用メモリ２０に書き込むときには、書き込みデータの所
定のバイト毎に第１のパリティ演算手段３１でパリティ
を演算し、その結果を第１のパリティ記憶手段４１に書
き込んでおく。
用メモリ２０に書き込むときには、書き込みデータの所
定のバイト毎に第１のパリティ演算手段３１でパリティ
を演算し、その結果を第１のパリティ記憶手段４１に書
き込んでおく。
【００１０】共用メモリ２０に書き込まれたデータを第
２のプロセッサ１２が読み出すときには、読み出しデー
タのパリティを第１のパリティ演算手段３１で演算し、
その結果と第１のパリティ記憶手段４１から読み出した
パリティとを比較することによりデータエラーを検出す
る。
２のプロセッサ１２が読み出すときには、読み出しデー
タのパリティを第１のパリティ演算手段３１で演算し、
その結果と第１のパリティ記憶手段４１から読み出した
パリティとを比較することによりデータエラーを検出す
る。
【００１１】第２のプロセッサ１２がデータを書き込み
、第１のプロセッサ１１がデータを読み出す場合にも同
様にしてデータエラーを検出することができ、双方向の
データを所定のバイト毎にエラーチェックを行うことが
が可能となる。
、第１のプロセッサ１１がデータを読み出す場合にも同
様にしてデータエラーを検出することができ、双方向の
データを所定のバイト毎にエラーチェックを行うことが
が可能となる。
【００１２】
【実施例】図２は本発明の実施例を説明する図である。
図中の１１Ａ、１２Ａはプロセッサ（以下ＣＰＵと称す
る）、２１はデュアルポートラム（ＤＰＲＡＭとして示
す）、３１Ａ、３２Ａはパリティ演算回路（図中ＰＴＹ
ＧＥＮとして示す）、４１Ａ、４２Ａはパリティ記憶回
路（図中ＰＴＹＭＥＭとして示す）、５１、５２はフリ
ップフロップ回路（以下ＦＦ回路と称する）、６１、６
２、６３は論理和回路（以下ＯＲ回路と称する）である
。
る）、２１はデュアルポートラム（ＤＰＲＡＭとして示
す）、３１Ａ、３２Ａはパリティ演算回路（図中ＰＴＹ
ＧＥＮとして示す）、４１Ａ、４２Ａはパリティ記憶回
路（図中ＰＴＹＭＥＭとして示す）、５１、５２はフリ
ップフロップ回路（以下ＦＦ回路と称する）、６１、６
２、６３は論理和回路（以下ＯＲ回路と称する）である
。
【００１３】本発明の実施例は２つのＣＰＵ１１Ａ、１
２Ａから、その中間に位置するデュアルポートラム２１
に対して、双方向からデータを書き込み、読み出すこと
によりデータ通信を行うときに、所定のバイト毎にパリ
ティチェックを行うことにより、データの信頼度を高め
るものである。
２Ａから、その中間に位置するデュアルポートラム２１
に対して、双方向からデータを書き込み、読み出すこと
によりデータ通信を行うときに、所定のバイト毎にパリ
ティチェックを行うことにより、データの信頼度を高め
るものである。
【００１４】まず、ＣＰＵ１１Ａからデュアルポートラ
ム２１にデータを書き込むときは、書き込みデータをＯ
Ｒ回路６１を通してパリティ演算回路３１Ａに入力し、
例えば入力データ１バイト毎のパリティを演算し、その
結果をパリティ記憶回路４１Ａに書き込んでおく。ＣＰ
Ｕ１１Ａからのデータ書き込み終了でＣＰＵ１２Ａに割
り込みをかける。
ム２１にデータを書き込むときは、書き込みデータをＯ
Ｒ回路６１を通してパリティ演算回路３１Ａに入力し、
例えば入力データ１バイト毎のパリティを演算し、その
結果をパリティ記憶回路４１Ａに書き込んでおく。ＣＰ
Ｕ１１Ａからのデータ書き込み終了でＣＰＵ１２Ａに割
り込みをかける。
【００１５】ＣＰＵ１２Ａは割り込みがかかるとデュア
ルポートラム２１のデータを読みにゆき、データを読み
込むとき１バイト毎に、パリティ記憶回路４１Ａに書き
込まれているパリティを付加して読み込み、読み込んだ
データの１バイト毎にパリティを演算し、その演算結果
とパリティ記憶回路４１Ａに書き込まれていたパリティ
とを比較してエラーを検出する。
ルポートラム２１のデータを読みにゆき、データを読み
込むとき１バイト毎に、パリティ記憶回路４１Ａに書き
込まれているパリティを付加して読み込み、読み込んだ
データの１バイト毎にパリティを演算し、その演算結果
とパリティ記憶回路４１Ａに書き込まれていたパリティ
とを比較してエラーを検出する。
【００１６】エラーが発生したときは、ＦＦ回路５１を
オンとして、ＣＰＵ１２Ａに対してＮＭＩ（Ｎｏｎ Ｍ
ａｓｋａｂｌｅ Ｉｎｔｅｒｒｕｐｔ） として認識さ
せ異常処理を実行させる。 図中の太線はデータの流れを示し、細線はアドレスの流
れを示す。
オンとして、ＣＰＵ１２Ａに対してＮＭＩ（Ｎｏｎ Ｍ
ａｓｋａｂｌｅ Ｉｎｔｅｒｒｕｐｔ） として認識さ
せ異常処理を実行させる。 図中の太線はデータの流れを示し、細線はアドレスの流
れを示す。
【００１７】また、ＣＰＵ１２Ａからデータを書き込み
、ＣＰＵ１１Ａが読み出すときも、同様な動作で１バイ
ト単位のパリティチェックをおこなうことができ、デー
タの信頼度を高めることができる。
、ＣＰＵ１１Ａが読み出すときも、同様な動作で１バイ
ト単位のパリティチェックをおこなうことができ、デー
タの信頼度を高めることができる。
【００１８】さらに、従来例で説明したＢＣＣ方式によ
るエラー検出に、本発明のエラー検出方式を併用するこ
とにより信頼度の高いプロセッサ間のデータ通信を行う
ことができる。
るエラー検出に、本発明のエラー検出方式を併用するこ
とにより信頼度の高いプロセッサ間のデータ通信を行う
ことができる。
【００１９】
【発明の効果】本発明によれば、共通メモリを使用して
２つのプロセッサ間でデータ通信を行うときに、一方の
プロセッサからデータを書き込むとき所定のバイト毎の
パリティ演算結果をパリティ記憶回路に書き込み、他方
のプロセッサからデータを読み出すとき、読み出しデー
タから演算したパリティ演算結果とパリティ記憶回路か
ら読み出したパリティとを比較してデータエラーを検出
することにより、データ通信のデータの信頼度を高める
ことができ、エラー発生時にはエラーアドレスを簡単に
識別できるのでエラー処理が容易になる。さらに、全デ
ータを受信せずともエラー処理を行うことができるので
データ通信の通信速度も向上することができる。
２つのプロセッサ間でデータ通信を行うときに、一方の
プロセッサからデータを書き込むとき所定のバイト毎の
パリティ演算結果をパリティ記憶回路に書き込み、他方
のプロセッサからデータを読み出すとき、読み出しデー
タから演算したパリティ演算結果とパリティ記憶回路か
ら読み出したパリティとを比較してデータエラーを検出
することにより、データ通信のデータの信頼度を高める
ことができ、エラー発生時にはエラーアドレスを簡単に
識別できるのでエラー処理が容易になる。さらに、全デ
ータを受信せずともエラー処理を行うことができるので
データ通信の通信速度も向上することができる。
【図１】 本発明の原理を説明するブロック図
【図２
】 本発明の実施例を説明する図
】 本発明の実施例を説明する図
【図３】 従来例
を説明する図
を説明する図
１１ 第１のプロセッサ １
２ 第２のプロセッサ １１Ａ、１２Ａ、１１ａ、１２ａ プロセッサ１３ａ
、１４ａ プロセッサ盤 １１ｂ、１２ｂ
バッファ ２０ 共用メモリ
２１ デュアルポートラム ３１ 第１のパリティ演算手段 ３２
第２のパリティ演算手段 ３１Ａ、３２Ａ パリティ演算回路 ４１ 第１のパリティ記憶手段 ４２
第２のパリティ記憶手段 ４１Ａ、４２Ａ パリティ記憶回路 ５１、５２ ＦＦ回路 ６１、６２、６３ ＯＲ回路
２ 第２のプロセッサ １１Ａ、１２Ａ、１１ａ、１２ａ プロセッサ１３ａ
、１４ａ プロセッサ盤 １１ｂ、１２ｂ
バッファ ２０ 共用メモリ
２１ デュアルポートラム ３１ 第１のパリティ演算手段 ３２
第２のパリティ演算手段 ３１Ａ、３２Ａ パリティ演算回路 ４１ 第１のパリティ記憶手段 ４２
第２のパリティ記憶手段 ４１Ａ、４２Ａ パリティ記憶回路 ５１、５２ ＦＦ回路 ６１、６２、６３ ＯＲ回路
Claims (1)
- 【請求項１】 第１のプロセッサ（１１）と、第２の
プロセッサ（１２）と、前記第１および第２のプロセッ
サ（１１、１２）からデータの書き込み、読み出しを行
う共用メモリ（２０）からなるプロセッサ間通信システ
ムにおいて、前記第１および第２のプロセッサ（１１、
１２）より前記共用メモリ（２０）に書き込むデータの
所定のバイト毎にパリティを演算する第１および第２の
パリティ演算手段（３１、３２）と、前記第１および第
２のパリティ演算手段（３１、３２）で演算したパリテ
ィ演算結果を書き込んでおく第１および第２のパリティ
記憶手段（４１、４２）を設け、前記第１および第２の
プロセッサ（１１、１２）から前記共用メモリ（２０）
にデータを書き込むときに、前記第１および第２のパリ
ティ演算手段（３１、３２）により、書き込みデータの
所定のバイト毎にパリティ演算を行い、演算結果を前記
第１および第２のパリティ記憶手段（４１、４２）に書
き込み、前記共用メモリ（２０）に書き込んだデータを
読み出すときに、読み出したデータのパリティを前記第
１および第２のパリティ演算手段（３１、３２）により
演算し、その演算結果と前記第１および第２のパリティ
記憶手段（４１、４２）の内容を比較してデータのチェ
ックを行うことを特徴とするプロセッサ間の通信データ
チェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124110A JPH04350746A (ja) | 1991-05-29 | 1991-05-29 | プロセッサ間の通信データチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124110A JPH04350746A (ja) | 1991-05-29 | 1991-05-29 | プロセッサ間の通信データチェック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04350746A true JPH04350746A (ja) | 1992-12-04 |
Family
ID=14877170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3124110A Withdrawn JPH04350746A (ja) | 1991-05-29 | 1991-05-29 | プロセッサ間の通信データチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04350746A (ja) |
-
1991
- 1991-05-29 JP JP3124110A patent/JPH04350746A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |