JPH0438545A - メモリ保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はメモリライト時にアドレスエラーが発生した
場合、設定した不正アドレス格納用アドレスにその時の
不正アドレスをデータとして格納してお（ことによって
、アドレスエラー発生の状態をエラー処理時に識別でき
るメモリ保護回路に関するものである。

［従来の技術］ 第４図は、従来のメモリ保護回路を示すブロック図であ
る。図において、（１）は発振回路、（２）はアドレス
エラー信号、（３）はメモリライト時にアドレスエラー
が発生していないかを検出し、アドレスエラーが発生し
た場合、アドレスエラー信号　（２）を有意にする不正
アドレス検出回路、（４）はメモリ、（５）はアドレス
信号、（６）はデータ信号、（７）はライト信号、（８
）はアドレス信号（５）、データ信号（６）及びライト
信号（７）を出力し、アドレスエラー信号　（２）が有
意になると、エラー処理を開始する中央処理装置、（９
）はメモリライト時にアドレスエラーが発生した場合、
その時の書き込むべきデータを格納する退避アドレスを
設定してお（退避アドレス格納レジスタ、　　（１０）
はデータを格納するメモリアドレスとして、アドレスエ
ラー信号（２）が有意でないときは中央処理装置（８）
から出力されたアドレス信号（５）を選択し。

アドレスエラー信号　（２）が有意のときは退避アドレ
ス格納レジスタ　（９）に設定した退避アドレスを選択
するセレクタ回路、　　（１１）はアドレスエラー信号
　（２）がアドレス信号（５）より先にセレクタ回路（
１０）に到達するように、アドレス信号（５）のセレク
タ回路　（１０）への到達を遅らせる遅延回路。

（１２）は遅延回路（１１）によって遅らせた遅延アド
レス信号、　　（１３）は遅延回路（１１）によって遅
らせた遅延データ信号、　　１１４）は遅延回路（１１
）によって遅らせた遅延ライト信号、　　（１５）は退
避アドレス格納レジスタ　（９）に設定した退避アドレ
ス出力する退避アドレス信号、　　（１６１はセレクタ
回路　（１０）によって選択されたアドレスを出力する
セレクタアドレス信号、　　（２７）は発振回路（１）
から出力されるクロック信号である。

第５図は、従来のメモリ保護回路のタイミングチャート
である。まず最初にｔｌでアドレス信号（５）が出力さ
れる。アドレス信号（５）が確定した後、データ信号（
６）とライト信号（７）が同じタイミングｔ２で出力さ
れる。アドレスエラーが発生しているか否かの検出はラ
イト信号（７）のパルス幅の中間点ｔ“２　、ｔ’？・
・・で行われる。この例で、遅延回路（１１）は入力信
号を１クロック分遅延させるように動作する。よって、
データの書き込みは遅延ライト信号　（１４）の立ち上
がりｔ４、ｔ９・・・で行われる。

Ｔ１のメモリライトサイクルではアドレスエラーは発生
していない。この時は、遅延ライト信号（１４）の立ち
上がりｔ４でメモリライトを実行した後５次の処理に移
る。

Ｔ２のメモリライトサイクルはアドレスエラーが発生し
た場合を表わしている。不正アドレス検出回路（３）に
よってｔ’７でアドレスエラーが検出されると　アドレ
スエラー信号（２）が有意になり。

セレクタ回路　（１０）は退避アドレス格納レジスタ（
９）の退避アドレス信号　（１５）を選択する。従って
セレクタアドレス信号け６）にはｔ“７から退避アドレ
ス信号（１５）が出力され、遅延ライト信号（１４）の
立ち上がりｔ９でデータは退避アドレスに書き込まれる
。中央処理装置（８）はアドレスエラー信号　（２）が
有意になると次の処理を中止し、エラー処理を実行する
ことになる。

［発明が解決しようとする課題］ 上記のように従来のメモリ保護回路では、アドレスエラ
ーの発生によって中央処理装置（８）が停止した場合、
アドレスエラー発生時のデータは保護されるが１発生し
た不正アドレスは保護されないため、エラー処理におい
てアドレスエラー発生の状態が識別できないという課題
があった。

この発明はこのような課題を解決するためになされたも
ので、アドレスエラー信号（２）が有意になった場合、
あらかじめ不正アドレス格納用アドレスレジスタに設定
しておいた不正アドレス格納用アドレス（乙発生した不
正アドレスも書き込むようにしたことで、アドレスエラ
ー発生の状態をエラー処理の段階でプログラム的に識別
できるようにすることを目的とする。

［課題を解決するための手段コ この発明によるメモリ保護回路は、メモリ（４）へ出力
する書き込みデータ信号、書き込みライト信号及び書き
込みアドレス信号それぞれに対応して、アドレスエラー
信号（２）が有意でないときは遅延データ信号（１３］
　、遅延ライト信号（１４）及び遅延アドレス信号（１
２）を出力し、アドレスエラー信号　（２）が有意のと
きは遅延アドレス信号（１２）　、不正アドレス格納用
ライト信号及び不正アドレス格納用アドレス信号を出力
するセレクタ回路と、不正アドレスを格納するメモリア
ドレスを設定してお（不正アドレス格納用アドレスレジ
スタと、不正アドレスを不正アドレス格納用アドレスレ
ジスタに設定したメモリアドレスに書き込むためのライ
ト信号を生成する不正アドレス格納用ライト信号生成回
路とを設けて、アドレスエラーが発生した場合１発生し
た不正アドレスをメモリ（４）に格納するようにしたも
のである。

［作用］ この発明によるメモリ保護回路は、アドレスエラー信号
　（２）が有意になると、不正アドレス格納用ライト信
号生成回路によって不正アドレス格納用ライト信号を生
成し、セレクタ回路で書き込みデータ信号、書き込みラ
イト信号及び書き込みアドレス信号として、遅延アドレ
ス信号（１２１，不正アドレス格納用ライト信号及び不
正アドレス格納用アドレス信号を選択し９発生した不正
アドレスを不正アドレス格納用アドレスに格納できるよ
うにしたものである。

［実施例］ 第１図はこの発明の１実施例を示すブロック図である。

図において、　　（１７）はアドレスエラー信号　（２
）が有無になった時に不正アドレスをメモリ（４）に書
き込むためのライト信号を生成する不正アドレス格納用
ライト信号生成回路、　　（１８）は不正アドレスを格
納するメモリアドレスを設定した不正アドレス格納用ア
ドレスレジスタ、　　（１９１は不正アドレス格納用ラ
イト信号、　　（２０）は不正アドレス格納用アドレス
信号、　　＋２１１　はメモリ（４）に書き込むデータ
を与える書き込みデータ信号。

（２２）はメモリ（４）に書き込む指示を与える書き込
みライト信号、　　（２３１はメモリ（４）に書き込む
アドレスを与える書き込みアドレス信号、　　（２４）
は書き込みデータ信号（２１１、書き込みライト信号（
２２）及び書き込みアドレス信号（２３）それぞれに対
応してアドレスエラー信号（２）が有意でないときは、
遅延データ信号ｆ１３）　、遅延ライト信号（１４）及
び遅延アドレス信号（１２］　（以下１通常モードと呼
ぶ。）を出力し、アドレスエラー信号（２）が有意のと
きは、遅延アドレス信号（１２）　、不正アドレス格納
用ライト信号（１９）及び不正アドレス格納用アドレス
信号（２０１（以下、不正アドレスモードと呼ぶ。）を
出力するセレクタ回路。

（２５）はアドレスエラー発生時にその時のデータを退
避アドレスに書き込んでから不正アドレスなデータとし
て格納できるようにセレクタ回路　（２４）の動作を遅
らせる遅延回路、　＋２６）は遅延回路（２５）によっ
て遅らせた遅延アドレスエラー信号である。

第２図はアドレスエラーが発生していない場合のタイミ
ングチャート、第３図はアドレスエラーが発生している
場合のタイミングチャートである。

第２図で、アドレスエラーの発生していない場合の回路
の動作について説明する。

中央処理装置（８）から出力されたアドレス信号（５）
は遅延回路（１１）によって遅らされ、遅延アドレス信
号け２）としてタイミングｔ１で出力される。

アドレスエラー信号　（２）が有意でないので、同じタ
イミングｔ１でセレクタアドレス信号（１６）と遅延ア
ドレス信号け２）は同じになる。セレクタ回路（２４）
では通常モードを選択するので、書き込みアドレス信号
　（２３）にはタイミングｔ１で遅延アドレス信号（１
２）がセレクタ回路（１０）とセレクタ回路（２４）を
経由して出力される。同様に、書き込みデータ信号（２
１）と書き込みライト信号（２２）にはタイミングｔ３
で遅延データ信号（１３）と遅延ライト信号　（１４）
が出力される。メモリ（４）には書き込みライト信号（
２２）の立ち上がりｔ５で、書き込みアドレス信号　（
２３）すなわち遅延アドレス信号（１２）のアドレスに
、書き込みデータ信号（２１）すなわち遅延データ信号
（１３）のデータが書き込まれることになる。

次に第３図でアドレスエラーの発生した場合の回路の動
作について説明する。第２図のアドレスエラーが発生し
ていない場合と同様に、　ｔｌでセレクタアドレス信号
（１６）には遅延アドレス信号（１２）が選択されて出
力されるが＋ｊ２でアドレスエラー信号　（２）が有意
となるのでセレクタアドレス信号（１６）はセレクタ回
路　（ｌＯ）によって退避アドレス信号　（１５）に切
りかわる。セレクタ回路（２４）の切り換えは遅延回路
　（２５）によってアドレスエラー信号　（２）の有意
変化点ｔ２から２クロック分遅れてｔ６に設定している
。よって、遅延アドレスエラー信号（２６）が有意にな
り１通常モードから不正アドレスモードに切りかわるｔ
６までは書き込みデータ信号　（２１）と書き込みライ
ト信号（２２）に遅延データ信号（１３）と遅延ライト
信号（１４）がそれぞれ出力される。書き込みライト信
号（２２）の立ち上がりｔ５で、書き込みアドレス信号
（２３）すなわち退避アドレス信号　（１５）で示され
るメモリアドレスに、書き込みデータ信号（２１）すな
わち遅延データ信号（１３）が書き込まれる。ｔ６で遅
延アドレスエラー信号　（２６）が有意になり、セレク
タ回路　（２４）が通常モードから不正アドレスモード
に切りかわると、書き込みデータ信号（２１）への出力
は遅延データ信号　（１３）から遅延アドレス信号（１
２）に切りかわる。書き込みアドレス信号（２３）は退
避アドレス信号　（１５）から不正アドレス格納用アド
レス信号（２０）に切りかわる。不正アドレス格納用ラ
イト信号生成回路　（１７）はアドレスエラー信号　（
２）が有意になると不正アドレス格納用ライト信号　（
１９）を生成し、　１？で出力する。

通常モードから不正アドレスモードに切りかわったｔ６
からは、書き込みライト信号　（２２）として不正アド
レス格納用ライト信号（１９）を選択しているので書き
込みライト信号（２２）の立ち上がりｔ９で、書き込み
データ信号（２１）に出力されている遅延アドレス信号
（１２）を、書き込みアドレス信号（２３）すなわち不
正アドレス格納用アドレス信号（２０）で設定したメモ
リアドレスに書き込む。

従ってメモリ（４）には、　ｔ５で中央処理装置（８）
から出力されたデータ信号（６）が退避アドレス信号（
１５）で設定した退避アドレスに書き込まれ。

ｔ９で中央処理装置（８）から出力されるアドレス信号
　（１５）上の不正アドレスが不正アドレス格納用アド
レスレジスタ（１８）に設定した不正アドレス格納用ア
ドレスに書き込まれることになる。

［発明の効果コ この発明は以上説明したとおり、メモリライト時にアド
レスエラーが発生した場合９発生したデータ信号と不正
アドレスをあらかじめ退避アドレス格納レジスタ　（９
）と不正アドレス格納用アドレスレジスタ（１８）に設
定しておいたメモリアドレスに格納するようにしたこと
で９発生したエラー情報を中央処理装置のエラー処理の
段階でプログラム的に識別できるという効果がある。

【図面の簡単な説明】

第１図はこの発明の１実施例を示すブロック図、第２図
はｌ実施例でアドレスエラーが発生していない場合のタ
イミングチャート、第３図は１実施例でアドレスエラー
が発生している場合のタイミングチャート、第４図は従
来例を示すブロック図、第５図は従来例のタイミングチ
ャートである。図において、（１）は発振回路、（２）
はアドレスエラー信号、（３）は不正アドレス検出回路
。 （４）はメモリ、（５）はアドレス信号、（６）はデー
タ信号、（７）はライト信号、（８）は中央処理装置、
（９）は退避アドレス格納レジスタ、　　（１０）はセ
レクタ回路、　　（１１）は遅延回路、　　（１２１は
遅延アドレス信号、　　（１３）は遅延データ信号、　
　（１４）は遅延ライト信号、　　（１５）は退避アド
レス信号、　　（１６）はセレクタアドレス信号、　　
（１７）は不正アドレス格納用ライト信号生成回路、　
　（１８１は不正アドレス格納用アドレスレジスタ、　
　（１９）は不正アドレス格納用ライト信号、　　ｆ２
０）は不正アドレス格納用アドレス信号、　　ｆ２１＋
は書き込みデータ信号。 （２２）は書き込みライト信号、　　（２３）は書き込
みアドレス信号、　　（２４１はセレクタ回路、　　（
２５）は遅延回路、　　（２６）は遅延アドレスエラー
信号。 （２７）はクロック信号である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　中央処理装置からメモリへデータをライトする時にア
   ドレスエラーが発生した場合、その不正アドレスを格納
   するメモリアドレスを設定しておく不正アドレス格納用
   アドレスレジスタと、不正アドレスをメモリに書き込む
   ためのライト信号を生成する不正アドレス格納用ライト
   信号生成回路と、データを格納するメモリアドレスを示
   す退避アドレス格納レジスタと、書き込みを行うメモリ
   アドレスとデータを、アドレスエラーが発生していない
   時は中央処理装置から出力されるアドレスとデータに基
   づいて実行し、アドレスエラーが発生した時は不正アド
   レス格納用アドレスレジスタに設定した不正アドレス格
   納用アドレスに不正アドレスをデータとして格納すると
   共に、退避アドレス格納レジスタに設定した退避アドレ
   スに中央処理装置から出力されたデータを格納するよう
   に選択するセレクタ回路とを設けたことを特徴とするメ
   モリ保護回路。