JPH0456330A - Ｍｏｓ形トランジスターの製造方法 - Google Patents
Ｍｏｓ形トランジスターの製造方法Info
- Publication number
- JPH0456330A JPH0456330A JP2167663A JP16766390A JPH0456330A JP H0456330 A JPH0456330 A JP H0456330A JP 2167663 A JP2167663 A JP 2167663A JP 16766390 A JP16766390 A JP 16766390A JP H0456330 A JPH0456330 A JP H0456330A
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- JP
- Japan
- Prior art keywords
- gate electrode
- source
- drain
- gate
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明（よ ソースおよびドレインの大部分をゲート電
極で覆うことにより高速化・高信頼性を備えｆ、ＭＯＳ
形トランジスター造方法に関するものであム 従来の技術 ＤＥＶＩＣＥ、Ｖｏｌ、ＥＤ−２９，Ｎｏ、４．Ａｐｒ
ｉｌ １９８２に示される方法があム これは第３図に
示されるようへ 半導体基板２０のゲート酸化膜２１に
ゲート電極２２形成後（ａ）、ゲート電極２２をマスク
として、低濃度のイオン注入を行（＼ 第１のソース２
３及びドレイン２４領域を形成しくｂ）、その後絶縁膜
によりゲート電極２２の側面にサイドウオール２５を形
成しくｃ）、ゲート電極２２及びサイドウオール２５を
マスクとして、高濃度のイオン注入を行うことにより第
２のソース２６およびドレイン２７領域を形成しくｄ）
、表面に露出したゲート酸化膜２１をエツチングした後
に第２のソス２６およびドレイン２７上の一部あるいは
すべてにＡ１等を堆積してコンタクトを形成しくｅ）、
Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）領域を備えた構造を有するＭＯＳトランジスターを
形成してい九この方法により、 ドレイン耐圧等に対し
て信頼性の高いＭＯＳ形トランジスター成することがで
きる。
極で覆うことにより高速化・高信頼性を備えｆ、ＭＯＳ
形トランジスター造方法に関するものであム 従来の技術 ＤＥＶＩＣＥ、Ｖｏｌ、ＥＤ−２９，Ｎｏ、４．Ａｐｒ
ｉｌ １９８２に示される方法があム これは第３図に
示されるようへ 半導体基板２０のゲート酸化膜２１に
ゲート電極２２形成後（ａ）、ゲート電極２２をマスク
として、低濃度のイオン注入を行（＼ 第１のソース２
３及びドレイン２４領域を形成しくｂ）、その後絶縁膜
によりゲート電極２２の側面にサイドウオール２５を形
成しくｃ）、ゲート電極２２及びサイドウオール２５を
マスクとして、高濃度のイオン注入を行うことにより第
２のソース２６およびドレイン２７領域を形成しくｄ）
、表面に露出したゲート酸化膜２１をエツチングした後
に第２のソス２６およびドレイン２７上の一部あるいは
すべてにＡ１等を堆積してコンタクトを形成しくｅ）、
Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）領域を備えた構造を有するＭＯＳトランジスターを
形成してい九この方法により、 ドレイン耐圧等に対し
て信頼性の高いＭＯＳ形トランジスター成することがで
きる。
発明が解決しようとする課題
ＬＤＤ構造のＭＯＳ形トランジスターｉ ＬＤＤ領域
がドレイン電界を緩和する役割を果たしドレイン耐圧等
に高信頼性が得られる方丈 一般にＬＤＤ領域の大部分
がゲート電極の直下ではなくその外側に位置するた取
ゲート電極の外側に位置するＬＤＤ領域がピンチオフし
て、高抵抗層になりやすし〜 その結果 従来の単一ソ
ース／ドレイン構造ＭＯＳトランジスターに比べ ＬＤ
Ｄ構造のＭＯ３Ｏ３シトランジスター 以下の様な欠点
を有すム １、上記高抵抗層が直列に介在するため駆動電流が低下
すム ２、 ホットエレクトロンがサイドウオールに注入され
ることにより、そのサイドウオール直下のｎ−層がピン
チオフし 著しく高抵抗化する。そのたべ 従来の単一
ソース／ドレイン構造のＭＯＳ形トランジスターべて、
駆動電流のホットエレクトロンによる劣化が著しく起こ
り、信頼性上の大きな問題になっている。
がドレイン電界を緩和する役割を果たしドレイン耐圧等
に高信頼性が得られる方丈 一般にＬＤＤ領域の大部分
がゲート電極の直下ではなくその外側に位置するた取
ゲート電極の外側に位置するＬＤＤ領域がピンチオフし
て、高抵抗層になりやすし〜 その結果 従来の単一ソ
ース／ドレイン構造ＭＯＳトランジスターに比べ ＬＤ
Ｄ構造のＭＯ３Ｏ３シトランジスター 以下の様な欠点
を有すム １、上記高抵抗層が直列に介在するため駆動電流が低下
すム ２、 ホットエレクトロンがサイドウオールに注入され
ることにより、そのサイドウオール直下のｎ−層がピン
チオフし 著しく高抵抗化する。そのたべ 従来の単一
ソース／ドレイン構造のＭＯＳ形トランジスターべて、
駆動電流のホットエレクトロンによる劣化が著しく起こ
り、信頼性上の大きな問題になっている。
本発明は 従来のＬＤＤ構造のＭＯ３Ｏ３シトランジス
ターレイン耐圧等に高信頼性を保ちつつ上記課題を解決
するもので、高性能かつ高信頼性を合わせもつデバイス
が実現できるものである。
ターレイン耐圧等に高信頼性を保ちつつ上記課題を解決
するもので、高性能かつ高信頼性を合わせもつデバイス
が実現できるものである。
課題を解決するための手段
本発明！友 上記の課題を解決すべく、半導体基板表面
のＭＯＳ形トランジスター領域る部分に形成されたゲー
ト絶縁膜上に第１のゲート電極を形成する工程と、前記
第１のゲート電極をマスクとして半導体基板表面にイオ
ン注入を行い第１のソースおよびドレイン領域を形成す
る工程と、再び第２のゲート電極を堆積する工程と、前
記第１のゲート電極およびその側面に堆積された前記第
２のゲート電極の側面を覆うように第１の絶縁膜を形成
する工程と、前記側面を絶縁膜で覆われたゲート電極を
マスクとして前記第１のソースおよびドレイン領域への
イオン注入よりも高濃度のイオン注入により第２のソー
スおよびドレイン領域を形成する工程と、前記第１のゲ
ート電極および前記第１のゲート電極の側面に堆積され
た前記第２のゲート電極および前記第１の絶縁膜を覆い
かつ前記第２のソースおよびドレインの大部分と重なる
第２の絶縁膜を形成する工程と、前記第２の絶縁膜をマ
スクにして前記第２のゲート電極をエツチングする工程
を持つＭＯＳ形トランジスター造方法を提供す４ さら
く 本発明（表２のソースおよびドレインに隣接するコ
ンタクト部を形成する方法を提供する。
のＭＯＳ形トランジスター領域る部分に形成されたゲー
ト絶縁膜上に第１のゲート電極を形成する工程と、前記
第１のゲート電極をマスクとして半導体基板表面にイオ
ン注入を行い第１のソースおよびドレイン領域を形成す
る工程と、再び第２のゲート電極を堆積する工程と、前
記第１のゲート電極およびその側面に堆積された前記第
２のゲート電極の側面を覆うように第１の絶縁膜を形成
する工程と、前記側面を絶縁膜で覆われたゲート電極を
マスクとして前記第１のソースおよびドレイン領域への
イオン注入よりも高濃度のイオン注入により第２のソー
スおよびドレイン領域を形成する工程と、前記第１のゲ
ート電極および前記第１のゲート電極の側面に堆積され
た前記第２のゲート電極および前記第１の絶縁膜を覆い
かつ前記第２のソースおよびドレインの大部分と重なる
第２の絶縁膜を形成する工程と、前記第２の絶縁膜をマ
スクにして前記第２のゲート電極をエツチングする工程
を持つＭＯＳ形トランジスター造方法を提供す４ さら
く 本発明（表２のソースおよびドレインに隣接するコ
ンタクト部を形成する方法を提供する。
作用
本発明は上記した手段により、第１のソースおよびドレ
インの領域方丈 ゲート直下に隠れ 決してゲート電極
の外に存在しない構造が得られる。
インの領域方丈 ゲート直下に隠れ 決してゲート電極
の外に存在しない構造が得られる。
このたべ 第１のソースおよびドレインの領域がピンチ
オフすることがないので、駆動電流が大きく、ホットキ
ャリアーに対する信頼性が高いＭＯＳトランジスターが
実現できるものである。
オフすることがないので、駆動電流が大きく、ホットキ
ャリアーに対する信頼性が高いＭＯＳトランジスターが
実現できるものである。
実施例
（実施例１）
第１図および第２図（よ それぞれ本発明の実施例をＬ
ＤＤ構造のＭＯＳトランジスターに適用した際の構造お
よび作成方法を示すものである。
ＤＤ構造のＭＯＳトランジスターに適用した際の構造お
よび作成方法を示すものである。
第１図に示すようζミ ゲート電極１およびゲート電極
４から構成された逆Ｔ字形のゲートカ交 チャネル領域
１３．大部分の第１ソース２／ドレイン３領域および第
２ソース５／ドレイン６の一部の領域を覆っており、第
２ソース５／ドレイン６に隣接してコンタクトが取られ
ていも 第２図に この実施例における製造方法の例を示す。
４から構成された逆Ｔ字形のゲートカ交 チャネル領域
１３．大部分の第１ソース２／ドレイン３領域および第
２ソース５／ドレイン６の一部の領域を覆っており、第
２ソース５／ドレイン６に隣接してコンタクトが取られ
ていも 第２図に この実施例における製造方法の例を示す。
ａ）例えば不純物濃度が〜ＩＥ１６ｃｍ−”のＰ−ｔｙ
ｐｅのＳｉ基板１１上にゲート酸化膜 １２ （Ｓｉｎ
ｓ、膜厚１０〜２０ｎｍ）を形成した微ｎ ”Ｐｏ１ｙ
Ｓｉを用い第１ゲート電極１ （ゲート長０．６〜０
．８μｍ）を形成し 第１ゲート電極１をマスクとして
、低濃度のイオン注入（Ｐ ｏｒ Ａｓ、 ２０〜６０
ＫｅＶ、 ＩＥＩ３〜ＩＥ１４ｃｒ”）を行うことによ
り第１ソース２／ドレイン３領域を作成すも ｂ）その黴 ｎ″Ｐｏ１ｙ Ｓｉの第２ゲート電極４を
堆積する。この時、第１ゲート電極１はその上部および
側面にｎ″Ｐｏ１ｙ Ｓｉが堆積するため大きくなる。
ｐｅのＳｉ基板１１上にゲート酸化膜 １２ （Ｓｉｎ
ｓ、膜厚１０〜２０ｎｍ）を形成した微ｎ ”Ｐｏ１ｙ
Ｓｉを用い第１ゲート電極１ （ゲート長０．６〜０
．８μｍ）を形成し 第１ゲート電極１をマスクとして
、低濃度のイオン注入（Ｐ ｏｒ Ａｓ、 ２０〜６０
ＫｅＶ、 ＩＥＩ３〜ＩＥ１４ｃｒ”）を行うことによ
り第１ソース２／ドレイン３領域を作成すも ｂ）その黴 ｎ″Ｐｏ１ｙ Ｓｉの第２ゲート電極４を
堆積する。この時、第１ゲート電極１はその上部および
側面にｎ″Ｐｏ１ｙ Ｓｉが堆積するため大きくなる。
Ｃ）絶縁膜により第１ゲート電極１の側面に第１サイド
ウオール５ （サイドウオール長２００ｎｍ）を形成し
第１ゲート電極１及び第１サイドウオール５をマスク
として、高濃度のイオン注入（Ｐ ｏｒ Ａｓ、 ２０
〜６０ＫｅＶ、 ＩＥＩ ５〜ＩＥ１６ｃｍ−” ）を
行うことにより第２ソース６／ドレイン７領域を形成す
る。
ウオール５ （サイドウオール長２００ｎｍ）を形成し
第１ゲート電極１及び第１サイドウオール５をマスク
として、高濃度のイオン注入（Ｐ ｏｒ Ａｓ、 ２０
〜６０ＫｅＶ、 ＩＥＩ ５〜ＩＥ１６ｃｍ−” ）を
行うことにより第２ソース６／ドレイン７領域を形成す
る。
ｄ）再び、絶縁膜によ第１サイドウオール５の側面に第
２サイドウオール１０ （サイドウオール長２００ｎｍ
）を形成し 表面に露出したｎ″Ｐｏ１ｙ Ｓｉをエツ
チングすム 以上のようにこの実施例によれ（′Ｌ第１
ソース２／ドレイン３の低濃度領域力（ゲート直下に隠
れ 決してゲート電極の外に存在しない構造が得られも
このたべ 第１ソース２／ドレイン３の低濃度領域が
ピンチオフすることがないので、駆動電流が大きく、ホ
ットキャリアーに対する信頼性が高いＭＯＳトランジス
ターが得られも （実施例２） １）実施例１ （ａ）〜（ｂ）を行う。
２サイドウオール１０ （サイドウオール長２００ｎｍ
）を形成し 表面に露出したｎ″Ｐｏ１ｙ Ｓｉをエツ
チングすム 以上のようにこの実施例によれ（′Ｌ第１
ソース２／ドレイン３の低濃度領域力（ゲート直下に隠
れ 決してゲート電極の外に存在しない構造が得られも
このたべ 第１ソース２／ドレイン３の低濃度領域が
ピンチオフすることがないので、駆動電流が大きく、ホ
ットキャリアーに対する信頼性が高いＭＯＳトランジス
ターが得られも （実施例２） １）実施例１ （ａ）〜（ｂ）を行う。
２）実施例１ （ｃ）を行う服 第２ソース６／ドレイ
ン７に隣接する領域（例えば第１図に示されているよう
な位置）にコンタクト領域８とり、高濃度イオン注入を
コンタクト領域８にも行う。
ン７に隣接する領域（例えば第１図に示されているよう
な位置）にコンタクト領域８とり、高濃度イオン注入を
コンタクト領域８にも行う。
３）実施例１ （ｄ）を行う。
４）表面に露出したゲート酸化膜１２をエツチングした
微 コンタクト領域８上の一部あるいはすべてにＡＩ等
を堆積してコンタクトを形成すも以上のようにこの実施
例によれは コンタクトを取る際のマージンが増えも な耘 これら実施例においてトランジスターはＮチャネ
ルを想定した力ｔＰチャネルにしてもよ（℃また トラ
ンジスターは 酸化膜の代わりに窒化膜などを使用した
ＭＩＳ）ランシスターにしてもよｔ〜 さら＆ミ ソー
ス／ドレインの１方のみにこの構造をとらしてもよ（℃ 発明の詳細 な説明したように 本発明によれば 従来のＬＤＤ構造
のＭＯＳ形トランジスターつドレイン耐圧等に対する利
点を残しっ−Ｌ、ｎ−層がピンチオフすることによる駆
動電流の低下等の欠点を改善Ｌ 高性能かつ高信頼性を
有するＭＯＳトランジスターが得られるたべ その実用
的効果は太きＵ℃
微 コンタクト領域８上の一部あるいはすべてにＡＩ等
を堆積してコンタクトを形成すも以上のようにこの実施
例によれは コンタクトを取る際のマージンが増えも な耘 これら実施例においてトランジスターはＮチャネ
ルを想定した力ｔＰチャネルにしてもよ（℃また トラ
ンジスターは 酸化膜の代わりに窒化膜などを使用した
ＭＩＳ）ランシスターにしてもよｔ〜 さら＆ミ ソー
ス／ドレインの１方のみにこの構造をとらしてもよ（℃ 発明の詳細 な説明したように 本発明によれば 従来のＬＤＤ構造
のＭＯＳ形トランジスターつドレイン耐圧等に対する利
点を残しっ−Ｌ、ｎ−層がピンチオフすることによる駆
動電流の低下等の欠点を改善Ｌ 高性能かつ高信頼性を
有するＭＯＳトランジスターが得られるたべ その実用
的効果は太きＵ℃
第１図は（ａ）、（ｂ）本発明の実施例におけるＮチャ
ネルＭＯ８形トランジスターを上部からみた平面図およ
びｉ−ｉ線断置皿 第２図（ａ）〜（ｄ）は本発明の実
施例におけるＮチャネルＭＯ８形トランジスターの製造
方法の工程断面＠ 第３図（ａ）〜（ｅ）は従来のＬＤ
Ｄ構造のＭＯＳ形トランジスター造方法の工程断面図で
あも１・・ ・第１１？−ト電楓 ２・・ ・第１ソー
人３・・・第１ドレシン、 ４・・・第２＋’−）電極
５ ・ ・ ・ 第 １ サイビラオール、 ６ ・
・ 第２ ソース ７ ・ ・・第２ドレイン
、 １０・・ ・第２サイビウオール、 １１・・基板
１２・ ・ ・ケ゛−ト酸化罠 代理人の氏名 弁理士 粟野重孝 はか１名第 図 第 図
ネルＭＯ８形トランジスターを上部からみた平面図およ
びｉ−ｉ線断置皿 第２図（ａ）〜（ｄ）は本発明の実
施例におけるＮチャネルＭＯ８形トランジスターの製造
方法の工程断面＠ 第３図（ａ）〜（ｅ）は従来のＬＤ
Ｄ構造のＭＯＳ形トランジスター造方法の工程断面図で
あも１・・ ・第１１？−ト電楓 ２・・ ・第１ソー
人３・・・第１ドレシン、 ４・・・第２＋’−）電極
５ ・ ・ ・ 第 １ サイビラオール、 ６ ・
・ 第２ ソース ７ ・ ・・第２ドレイン
、 １０・・ ・第２サイビウオール、 １１・・基板
１２・ ・ ・ケ゛−ト酸化罠 代理人の氏名 弁理士 粟野重孝 はか１名第 図 第 図
Claims (2)
- （１）半導体基板表面のＭＯＳ形トランジスター領域と
なる部分に形成されたゲート絶縁膜上に第１のゲート電
極を形成する工程と、前記第１のゲート電極をマスクと
して半導体基板表面にイオン注入を行い第１のソースお
よびドレイン領域を形成する工程と、再び第２のゲート
電極を堆積する工程と、前記第１のゲート電極およびそ
の側面に堆積された前記第２のゲート電極の側面を覆う
ように第１の絶縁膜を形成する工程と、前記側面を絶縁
膜で覆われたゲート電極をマスクとして前記第１のソー
スおよびドレイン領域へのイオン注入よりも高濃度のイ
オン注入により第２のソースおよびドレイン領域を形成
する工程と、前記第１のゲート電極および前記第１のゲ
ート電極の側面に堆積された前記第２のゲート電極およ
び前記第１の絶縁膜を覆いかつ前記第２のソースおよび
ドレインの大部分と重なる第２の絶縁膜を形成する工程
と、前記第２の絶縁膜をマスクにして前記第２のゲート
電極をエッチングする工程を備えることを特徴とするＭ
ＯＳ形トランジスターの製造方法。 - （２）第２のソースおよびドレインに隣接してコンタク
ト部を形成することを特徴とする請求項（１）記載のＭ
ＯＳ形トランジスターの製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167663A JPH0456330A (ja) | 1990-06-26 | 1990-06-26 | Ｍｏｓ形トランジスターの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167663A JPH0456330A (ja) | 1990-06-26 | 1990-06-26 | Ｍｏｓ形トランジスターの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456330A true JPH0456330A (ja) | 1992-02-24 |
Family
ID=15853922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167663A Pending JPH0456330A (ja) | 1990-06-26 | 1990-06-26 | Ｍｏｓ形トランジスターの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0456330A (ja) |
-
1990
- 1990-06-26 JP JP2167663A patent/JPH0456330A/ja active Pending
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