JPH047599B2 - - Google Patents
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- JPH047599B2 JPH047599B2 JP59177534A JP17753484A JPH047599B2 JP H047599 B2 JPH047599 B2 JP H047599B2 JP 59177534 A JP59177534 A JP 59177534A JP 17753484 A JP17753484 A JP 17753484A JP H047599 B2 JPH047599 B2 JP H047599B2
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- Japan
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- power supply
- wiring
- supply wiring
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
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- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10T29/49002—Electrical device making
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- Y10T29/49128—Assembling formed circuit to base
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- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は多層回路基板の構造、特に内層に電源
配線を有する多層回路基板の構造に関するもので
ある。
配線を有する多層回路基板の構造に関するもので
ある。
従来の内層に電源配線を有する多層回路基板に
おいては、電源配線層は各電源に対して1層が割
当てられていて、表裏両面に通じるスルーホール
により表裏同じ位置に露出するか、又は片面だけ
に露出するヴイアホールにより表面もしくは裏面
の或る位置に露出するか、又は前記の2つの構成
を伴せ用いるかしていた。しかし上記のような構
成においては、あとに詳しく説明するが、基板の
表面又は裏面のスルーホール又はヴイアホールの
露出可能な位置に関し、希望する露出位置に希望
する電源を露出させることが不可能な場合があつ
た。
おいては、電源配線層は各電源に対して1層が割
当てられていて、表裏両面に通じるスルーホール
により表裏同じ位置に露出するか、又は片面だけ
に露出するヴイアホールにより表面もしくは裏面
の或る位置に露出するか、又は前記の2つの構成
を伴せ用いるかしていた。しかし上記のような構
成においては、あとに詳しく説明するが、基板の
表面又は裏面のスルーホール又はヴイアホールの
露出可能な位置に関し、希望する露出位置に希望
する電源を露出させることが不可能な場合があつ
た。
したがつて、本発明の目的は、複数種の電源を
供給する配線を有する多層回路基板において、任
意の基板表面(および基板裏面)の任意の電源露
出可能位置に、任意の電源をスルーホールまたは
ヴイアホールにより露出させ得るような多層回路
基板の電源配線構造を提供しようとするものであ
る。
供給する配線を有する多層回路基板において、任
意の基板表面(および基板裏面)の任意の電源露
出可能位置に、任意の電源をスルーホールまたは
ヴイアホールにより露出させ得るような多層回路
基板の電源配線構造を提供しようとするものであ
る。
本発明によれば、複数個の電源を供給する配線
を有する多層回路基板の電源配線構造に於いて、
該回路基板の一方の面の側に各電源に少なくとも
1層の電源配線層が対応する第1の電源配線層群
を有し、該回路基板の他方の面の側に各電源に少
なくとも1層の電源配線層が対応する第2の電源
配線層群を有し、前記第1の電源配線層群の各電
源配線が該回路基板の一方の面の所望の位置に露
出する個々のヴイアホールに接続し、前記第2の
電源配線層群の各電源配線が該回路基板の他方の
面の所望の位置に露出する個々のヴイアホールに
接続し、而して前記第1の電源配線層群に属する
電源配線と前記第2の電源配線群に属する電源配
線のうち同種の電源を供給される電源配線がヴイ
アホールによつて接続されていることを特徴とす
る多層回路基板の配線構造が得られる。
を有する多層回路基板の電源配線構造に於いて、
該回路基板の一方の面の側に各電源に少なくとも
1層の電源配線層が対応する第1の電源配線層群
を有し、該回路基板の他方の面の側に各電源に少
なくとも1層の電源配線層が対応する第2の電源
配線層群を有し、前記第1の電源配線層群の各電
源配線が該回路基板の一方の面の所望の位置に露
出する個々のヴイアホールに接続し、前記第2の
電源配線層群の各電源配線が該回路基板の他方の
面の所望の位置に露出する個々のヴイアホールに
接続し、而して前記第1の電源配線層群に属する
電源配線と前記第2の電源配線群に属する電源配
線のうち同種の電源を供給される電源配線がヴイ
アホールによつて接続されていることを特徴とす
る多層回路基板の配線構造が得られる。
第1図は従来の多層回路基板の側面から示した
断面図の一例を示した図である。図において配線
層は水平方向に、スルーホールは垂直方向に示さ
れているが、後者のスルーホールは断面図として
は左右2つの導体壁が2本の線であらわさるはず
であるが、分り易くするためホール全体が中実の
導体棒で出来ているかのように画いてある。この
第1図において、従来の内層に電源配線を有する
多層回路基板は、基板の表面には露出部21を有
するスルーホールに接続する第1の電源配線1
1、表面に露出部22を有するスルーホールに接
続する第2の電源配線12、表面に露出部23を
有するスルーホールに接続する第3の電源配線1
3、表面に露出部24を有するスルーホールに接
続する第4の電源配線14とを有し、基板の裏面
には表面に露出するスルーホールにちようど対向
する位置に同一の電源配線スルーホール31,3
2,33,34が露出している。
断面図の一例を示した図である。図において配線
層は水平方向に、スルーホールは垂直方向に示さ
れているが、後者のスルーホールは断面図として
は左右2つの導体壁が2本の線であらわさるはず
であるが、分り易くするためホール全体が中実の
導体棒で出来ているかのように画いてある。この
第1図において、従来の内層に電源配線を有する
多層回路基板は、基板の表面には露出部21を有
するスルーホールに接続する第1の電源配線1
1、表面に露出部22を有するスルーホールに接
続する第2の電源配線12、表面に露出部23を
有するスルーホールに接続する第3の電源配線1
3、表面に露出部24を有するスルーホールに接
続する第4の電源配線14とを有し、基板の裏面
には表面に露出するスルーホールにちようど対向
する位置に同一の電源配線スルーホール31,3
2,33,34が露出している。
第2図は従来の多層配線基板の他の例を示した
図であつて、片面だけに露出するヴイアホールに
接続する電源配線41,42及び両面に露出部を
有するスルーホールにも接続する電源配線43,
44とを有するような構造になつていた。この図
でも第1図に説明したと同じ理由でヴイアホール
を中実体のように取扱つている。
図であつて、片面だけに露出するヴイアホールに
接続する電源配線41,42及び両面に露出部を
有するスルーホールにも接続する電源配線43,
44とを有するような構造になつていた。この図
でも第1図に説明したと同じ理由でヴイアホール
を中実体のように取扱つている。
第1図に示した例においては、表面のある位置
の露出部21と同じ位置の裏面の露出部31とは
同一の電源配線でなければならず、第2図に示し
た例においては、ある電源配線(例えば電源配線
42)がヴイアホールによつて表面のある位置に
露出している場合(例えば露出部52)それより
表面に近い層に配置された電源配線(この例では
電源配線41)は、その同じ位置の裏面(この例
では露出部63)に露出部をもつヴイアホールに
接続することはできないので、スルーホールやヴ
イアホールを設置することのできる任意の基板表
面(および基板裏面)の位置に任意の電源を露出
させることできないという欠点があつた。
の露出部21と同じ位置の裏面の露出部31とは
同一の電源配線でなければならず、第2図に示し
た例においては、ある電源配線(例えば電源配線
42)がヴイアホールによつて表面のある位置に
露出している場合(例えば露出部52)それより
表面に近い層に配置された電源配線(この例では
電源配線41)は、その同じ位置の裏面(この例
では露出部63)に露出部をもつヴイアホールに
接続することはできないので、スルーホールやヴ
イアホールを設置することのできる任意の基板表
面(および基板裏面)の位置に任意の電源を露出
させることできないという欠点があつた。
第3図は本発明の一実施例の断面を示す図であ
つて、多層配線基板70にはいくつかの信号配線
スルーホール85と、第1の電源配線aとeに接
続するスルーホール86と、第2の電源配線bと
fに接続するスルーホール87と、基板表面に露
出し第1の電源配線eに接続するヴイアホール8
1と、基板表面に露出し第2の電源配線fに接続
するヴイアホール82と、基板表面に露出し第3
の電源配線gに接続するヴイアホール83と、基
板表面に露出し第4の電源配線hに接続するヴイ
アホール84と、基板裏面に露出し第1の電源配
線aに接続するヴイアホール91と、基板裏面に
露出し第2の電源配線bとfに接続するヴイアホ
ール92と、基板表面に露出し第3の電源配線c
に接続するヴイアホール93と、基板裏面に露出
し第4の電源配線dに接続するヴイアホール94
とが配置されている。又同種の電源配線間例えば
aとe、cとgは各スルーホールまたは内層ヴイ
アホール98によつて相互に接続されている。な
お電源配線のa、b、cおよびdはまとめて1つ
の電源配線層群を形成し、e、f、gおよびhも
1つの電源配線層群を形成する。
つて、多層配線基板70にはいくつかの信号配線
スルーホール85と、第1の電源配線aとeに接
続するスルーホール86と、第2の電源配線bと
fに接続するスルーホール87と、基板表面に露
出し第1の電源配線eに接続するヴイアホール8
1と、基板表面に露出し第2の電源配線fに接続
するヴイアホール82と、基板表面に露出し第3
の電源配線gに接続するヴイアホール83と、基
板表面に露出し第4の電源配線hに接続するヴイ
アホール84と、基板裏面に露出し第1の電源配
線aに接続するヴイアホール91と、基板裏面に
露出し第2の電源配線bとfに接続するヴイアホ
ール92と、基板表面に露出し第3の電源配線c
に接続するヴイアホール93と、基板裏面に露出
し第4の電源配線dに接続するヴイアホール94
とが配置されている。又同種の電源配線間例えば
aとe、cとgは各スルーホールまたは内層ヴイ
アホール98によつて相互に接続されている。な
お電源配線のa、b、cおよびdはまとめて1つ
の電源配線層群を形成し、e、f、gおよびhも
1つの電源配線層群を形成する。
上記の様な構成により、表面から深い配線層e
に配置された第1の配線がヴイアホール81によ
つて表面に露出している位置の裏面には、ヴイア
ホール93と配線層cに配置された配線とヴイア
ホール98とを介して、より表面に近い配線層g
に配置された第3の配線を露出させることが可能
になつている。
に配置された第1の配線がヴイアホール81によ
つて表面に露出している位置の裏面には、ヴイア
ホール93と配線層cに配置された配線とヴイア
ホール98とを介して、より表面に近い配線層g
に配置された第3の配線を露出させることが可能
になつている。
上記において基板の表面側の電源配線と裏面側
の電源配線は、第1ないし第4の番号順にいずれ
も裏面から表面に向つて進む形で配列されている
が、一方の側の4つの配線を図とは逆にしてもよ
く、又番号順に従わなくてもよい。又1つの電源
についていえば、その配線は表面側と裏面側に各
1個ずつ配置されているが、いずれか一方の側又
は両方の側に2個又はそれ以上配列してもよいこ
とはいうまでもない。
の電源配線は、第1ないし第4の番号順にいずれ
も裏面から表面に向つて進む形で配列されている
が、一方の側の4つの配線を図とは逆にしてもよ
く、又番号順に従わなくてもよい。又1つの電源
についていえば、その配線は表面側と裏面側に各
1個ずつ配置されているが、いずれか一方の側又
は両方の側に2個又はそれ以上配列してもよいこ
とはいうまでもない。
第4図は本発明の第2の実施例を示す図であつ
て、多層回路基板100の表面近傍には、4種類
の電源からなる一群の電源配線層101,10
2,103および104が配置され、この多層配
線基板の裏面の近傍には他の一群の電源配線層1
05,106,107および108が配置されて
いる。電源配線層101と電源配線層105、電
源配線層102と電源配線層106、電源配線層
103と電源配線層107、電源配線層104と
電源配線層108とはそれぞれ同種の電源配線と
なつており、それぞれ電源配線は、第1群の電源
配線層に接続するヴイアホール111,112,
113,114により多層配線基板の表面に2ミ
リメートルピツチの間隔を置いて露出している。
また、第2群の電源配線層に接続するヴイアホー
ル121,122,123,124によつてそれ
ぞれの電源配線は、多層回路基板の裏面には2.54
ミリメートルピツチの間隔を置いて露出してい
る。
て、多層回路基板100の表面近傍には、4種類
の電源からなる一群の電源配線層101,10
2,103および104が配置され、この多層配
線基板の裏面の近傍には他の一群の電源配線層1
05,106,107および108が配置されて
いる。電源配線層101と電源配線層105、電
源配線層102と電源配線層106、電源配線層
103と電源配線層107、電源配線層104と
電源配線層108とはそれぞれ同種の電源配線と
なつており、それぞれ電源配線は、第1群の電源
配線層に接続するヴイアホール111,112,
113,114により多層配線基板の表面に2ミ
リメートルピツチの間隔を置いて露出している。
また、第2群の電源配線層に接続するヴイアホー
ル121,122,123,124によつてそれ
ぞれの電源配線は、多層回路基板の裏面には2.54
ミリメートルピツチの間隔を置いて露出してい
る。
以上の説明から分るように、本発明の構成によ
れば、多層回路基板の表面と裏面とでヴイアホー
ルを設置するピツチが異なる場合でも、任意の位
置に任意の種類の電源配線を露出させることが可
能になる。
れば、多層回路基板の表面と裏面とでヴイアホー
ルを設置するピツチが異なる場合でも、任意の位
置に任意の種類の電源配線を露出させることが可
能になる。
〔発明の効果〕
本発明には、以上説明したように、多層回路基
板の表面にも裏面にも、任意の位置に任意の種類
の電源配線を露出させることができるという効果
がある。
板の表面にも裏面にも、任意の位置に任意の種類
の電源配線を露出させることができるという効果
がある。
第1図は従来技術の多層回路基板の電源配線構
造の第1の例を側面から示した断面図、第2図は
従来技術の第2の例を側面から示した断面図、第
3図は本発明の第1の実施例を側面から示した断
面図と各配線パターンを示す平面図、第4図は本
発明の第2の実施例を側面から示した断面図であ
る。 記号の説明:10,40,70,100は多層
回路基板、20,50,80,110は絶縁材、
11〜14,41〜44,a〜h,101〜10
8は電源配線、21〜24,31〜34,51〜
55,61〜64は電源配線露出部、85〜87
はスルーホール、81〜84,91〜94,11
1〜114,121〜124はヴイアホールをそ
れぞれあらわしている。
造の第1の例を側面から示した断面図、第2図は
従来技術の第2の例を側面から示した断面図、第
3図は本発明の第1の実施例を側面から示した断
面図と各配線パターンを示す平面図、第4図は本
発明の第2の実施例を側面から示した断面図であ
る。 記号の説明:10,40,70,100は多層
回路基板、20,50,80,110は絶縁材、
11〜14,41〜44,a〜h,101〜10
8は電源配線、21〜24,31〜34,51〜
55,61〜64は電源配線露出部、85〜87
はスルーホール、81〜84,91〜94,11
1〜114,121〜124はヴイアホールをそ
れぞれあらわしている。
Claims (1)
- 1 複数種の電源を供給する配線を有する多層回
路基板の電源配線構造に於いて、該回路基板の一
方の面の側に各電源に少なくとも1層の電源配線
層が対応する第1の電源配線層群を有し、該回路
基板の他方の面の側に各電源に少なくとも1層の
電源配線層が対応する第2の電源配線層群を有
し、前記第1の電源配線層群の各電源配線が該回
路基板の一方の面の所望の位置に露出する個々の
ヴイアホールに接続し、前記第2の電源配線層群
の各電源配線が該回路基板の他方の面の所望の位
置に露出する個々のヴイアホールに接続し、而し
て前記第1の電源配線層群に属する電源配線と前
記第2の電源配線層群に属する電源配線のうち同
種の電源を供給される電源配線がヴイアホールに
よつて接続されていることを特徴とする多層回路
基板の配線構造。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177534A JPS6156493A (ja) | 1984-08-28 | 1984-08-28 | 多層回路基板の電源配線構造 |
| DE8585306020T DE3583422D1 (de) | 1984-08-28 | 1985-08-23 | Mehrschichtleitersubstrat. |
| US06/768,755 US4685033A (en) | 1984-08-28 | 1985-08-23 | Multilayer wiring substrate |
| EP85306020A EP0176245B1 (en) | 1984-08-28 | 1985-08-23 | Multilayer wiring substrate |
| AU46802/85A AU573152B2 (en) | 1984-08-28 | 1985-08-27 | Multilayer wiring substrate |
| CA000489481A CA1226374A (en) | 1984-08-28 | 1985-08-27 | Multilayer wiring substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177534A JPS6156493A (ja) | 1984-08-28 | 1984-08-28 | 多層回路基板の電源配線構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6156493A JPS6156493A (ja) | 1986-03-22 |
| JPH047599B2 true JPH047599B2 (ja) | 1992-02-12 |
Family
ID=16032612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59177534A Granted JPS6156493A (ja) | 1984-08-28 | 1984-08-28 | 多層回路基板の電源配線構造 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4685033A (ja) |
| EP (1) | EP0176245B1 (ja) |
| JP (1) | JPS6156493A (ja) |
| AU (1) | AU573152B2 (ja) |
| CA (1) | CA1226374A (ja) |
| DE (1) | DE3583422D1 (ja) |
Families Citing this family (108)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276640A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 半導体集積回路装置 |
| US4874721A (en) * | 1985-11-11 | 1989-10-17 | Nec Corporation | Method of manufacturing a multichip package with increased adhesive strength |
| US4801489A (en) * | 1986-03-13 | 1989-01-31 | Nintendo Co., Ltd. | Printed circuit board capable of preventing electromagnetic interference |
| JPS62287658A (ja) * | 1986-06-06 | 1987-12-14 | Hitachi Ltd | セラミックス多層回路板 |
| JPS6366993A (ja) * | 1986-09-08 | 1988-03-25 | 日本電気株式会社 | 多層配線基板 |
| GB2253308B (en) * | 1986-09-26 | 1993-01-20 | Gen Electric Co Plc | Semiconductor circuit arrangements |
| JPS63132478U (ja) * | 1987-02-20 | 1988-08-30 | ||
| JPS63249394A (ja) * | 1987-04-06 | 1988-10-17 | 日本電気株式会社 | 多層回路基板 |
| JPS6489349A (en) * | 1987-06-17 | 1989-04-03 | Tandem Computers Inc | Improved vlsi package having a plurality of power plane |
| US5066831A (en) * | 1987-10-23 | 1991-11-19 | Honeywell Inc. | Universal semiconductor chip package |
| JPH0828557B2 (ja) * | 1987-10-29 | 1996-03-21 | 株式会社日立製作所 | 基板の電源配線構造 |
| FR2625042B1 (fr) * | 1987-12-22 | 1990-04-20 | Thomson Csf | Structure microelectronique hybride modulaire a haute densite d'integration |
| US4963697A (en) * | 1988-02-12 | 1990-10-16 | Texas Instruments Incorporated | Advanced polymers on metal printed wiring board |
| US4926241A (en) * | 1988-02-19 | 1990-05-15 | Microelectronics And Computer Technology Corporation | Flip substrate for chip mount |
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