JPH0561561A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPH0561561A JPH0561561A JP3244324A JP24432491A JPH0561561A JP H0561561 A JPH0561561 A JP H0561561A JP 3244324 A JP3244324 A JP 3244324A JP 24432491 A JP24432491 A JP 24432491A JP H0561561 A JPH0561561 A JP H0561561A
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- JP
- Japan
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- clock
- input
- output
- clock signal
- circuit
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- Pending
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Abstract
(57)【要約】
【目的】 マイクロプロセッサのＣＰＵサイクルと各シ
ステムデバイスのシステムサイクルを同位相で処理する
ことができる。 【構成】 分周手段（分周回路１Ｂ）が入力された第１
のクロックを分周して所定周波数の内部システムクロッ
ク信号（出力クロック１Ｃ）を生成すると、この内部シ
ステムクロック信号をクロック出力手段が第２のクロッ
ク信号（システムクロック１Ｅ）として外部に出力し、
さらにこの第２のクロック信号を外部デバイスに入力す
るとともに、クロック入力手段を介してＣＰＵ１Ｇの内
部システムクロック信号として帰還入力する構成を特徴
とする。
ステムデバイスのシステムサイクルを同位相で処理する
ことができる。 【構成】 分周手段（分周回路１Ｂ）が入力された第１
のクロックを分周して所定周波数の内部システムクロッ
ク信号（出力クロック１Ｃ）を生成すると、この内部シ
ステムクロック信号をクロック出力手段が第２のクロッ
ク信号（システムクロック１Ｅ）として外部に出力し、
さらにこの第２のクロック信号を外部デバイスに入力す
るとともに、クロック入力手段を介してＣＰＵ１Ｇの内
部システムクロック信号として帰還入力する構成を特徴
とする。
Description
【０００１】
【産業上の利用分野】本発明は、信号源から供給される
クロックを分周して得られるクロックを動作クロックと
して使用するマイクロプロセッサに関するものである。
クロックを分周して得られるクロックを動作クロックと
して使用するマイクロプロセッサに関するものである。
【０００２】
【従来の技術】従来、この種のマイクロプロセッサにお
いては、入力された第１のクロックを分周してマイクロ
プロセッサ内の動作クロックとして使用していた。もち
ろん、マイクロプロセッサ内部のＣＰＵに対しても入力
していた。そして、当該マイクロプロセッサ内の動作ク
ロックをマイクロプロセッサの外部デバイスに出力して
種々の制御を実行している。
いては、入力された第１のクロックを分周してマイクロ
プロセッサ内の動作クロックとして使用していた。もち
ろん、マイクロプロセッサ内部のＣＰＵに対しても入力
していた。そして、当該マイクロプロセッサ内の動作ク
ロックをマイクロプロセッサの外部デバイスに出力して
種々の制御を実行している。
【０００３】
【発明が解決しようとする課題】その場合、マイクロプ
ロセッサから出力されるクロックをシステムのクロック
として採用しているが、そのクロックに発生電波対策で
フィルタ等を挿入した場合、マイクロプロセッサのなか
のＣＰＵに入力されるクロックとシステムで実際に使用
されるクロックとで位相が違うといった問題点があっ
た。すなわち、マイクロプロセッサ内部で使用するクロ
ックより、マイクロプロセッサから出力されてシステム
で使用されるクロックの方が位相が遅れてしまうため、
例えばメモリデバイスの実際のアクセスタイムが短くな
ったり、最悪の場合は、ウエイトサイクルを挿入しなけ
ればならない等の問題点があった。
ロセッサから出力されるクロックをシステムのクロック
として採用しているが、そのクロックに発生電波対策で
フィルタ等を挿入した場合、マイクロプロセッサのなか
のＣＰＵに入力されるクロックとシステムで実際に使用
されるクロックとで位相が違うといった問題点があっ
た。すなわち、マイクロプロセッサ内部で使用するクロ
ックより、マイクロプロセッサから出力されてシステム
で使用されるクロックの方が位相が遅れてしまうため、
例えばメモリデバイスの実際のアクセスタイムが短くな
ったり、最悪の場合は、ウエイトサイクルを挿入しなけ
ればならない等の問題点があった。
【０００４】本発明は、上記の問題点を解決するために
なされたもので、分周されて外部デバイスに出力される
クロックをマイクロプロセッサ内のＣＰＵクロックに帰
還入力することにより、マイクロプロセッサのＣＰＵサ
イクルと各システムデバイスのシステムサイクルを同位
相で処理できるマイクロプロセッサを得ることを目的と
する。
なされたもので、分周されて外部デバイスに出力される
クロックをマイクロプロセッサ内のＣＰＵクロックに帰
還入力することにより、マイクロプロセッサのＣＰＵサ
イクルと各システムデバイスのシステムサイクルを同位
相で処理できるマイクロプロセッサを得ることを目的と
する。
【０００５】
【課題を解決するための手段】本発明に係るマイクロプ
ロセッサは、ＣＰＵと、入力される第１のクロックを分
周して所定周波数の内部システムクロック信号を生成す
る分周手段とを有し、この分周手段から出力されるクロ
ック信号を第２のクロック信号として外部に出力するク
ロック出力手段と、このクロック出力手段から外部出力
された第２のクロック信号をＣＰＵのシステムクロック
として帰還入力するクロック入力手段とを有するもので
ある。
ロセッサは、ＣＰＵと、入力される第１のクロックを分
周して所定周波数の内部システムクロック信号を生成す
る分周手段とを有し、この分周手段から出力されるクロ
ック信号を第２のクロック信号として外部に出力するク
ロック出力手段と、このクロック出力手段から外部出力
された第２のクロック信号をＣＰＵのシステムクロック
として帰還入力するクロック入力手段とを有するもので
ある。
【０００６】また、入力される選択信号に基づいて内部
システムクロック信号または第２のクロック信号の何れ
か一方を選択する選択手段を設け、内部システムクロッ
ク信号または第２のクロック信号の何れか一方をＣＰＵ
のシステムクロックとして帰還入力するように構成した
ものである。
システムクロック信号または第２のクロック信号の何れ
か一方を選択する選択手段を設け、内部システムクロッ
ク信号または第２のクロック信号の何れか一方をＣＰＵ
のシステムクロックとして帰還入力するように構成した
ものである。
【０００７】
【作用】本発明においては、分周手段が入力された第１
のクロックを分周して所定周波数の内部システムクロッ
ク信号を生成すると、この内部システムクロック信号を
クロック出力手段が第２のクロック信号として外部に出
力し、さらにこの第２のクロック信号を外部デバイスに
入力するとともに、クロック入力手段を介してＣＰＵの
内部システムクロック信号として帰還入力し、ＣＰＵの
内部システムクロックと第２のクロック信号とを同位相
とすることを可能とする。
のクロックを分周して所定周波数の内部システムクロッ
ク信号を生成すると、この内部システムクロック信号を
クロック出力手段が第２のクロック信号として外部に出
力し、さらにこの第２のクロック信号を外部デバイスに
入力するとともに、クロック入力手段を介してＣＰＵの
内部システムクロック信号として帰還入力し、ＣＰＵの
内部システムクロックと第２のクロック信号とを同位相
とすることを可能とする。
【０００８】また、選択手段が入力される選択信号に基
づいて内部システムクロック信号または第２のクロック
信号の何れか一方を選択してＣＰＵにシステムクロック
として入力し、システム構成に対応するクロック信号を
選択可能とする。
づいて内部システムクロック信号または第２のクロック
信号の何れか一方を選択してＣＰＵにシステムクロック
として入力し、システム構成に対応するクロック信号を
選択可能とする。
【０００９】
【実施例】図１は本発明の一実施例を示すマイクロプロ
セッサの構成を示すブロック図である。
セッサの構成を示すブロック図である。
【００１０】図において、１Ａは入力されるクロック信
号で、図示しない発振回路から供給されるクロックが入
力される。１Ｂは分周回路で、入力されたクロック信号
１Ａを分周する。１Ｃは分周された出力クロックで、マ
イクロプロセッサＭＰＵの外部に出力される。１Ｄは電
波対策回路で、例えば図示しないフィルタ回路等により
構成され、この電波対策回路１Ｄを介して出力されたシ
ステムクロック１ＥがマイクロプロセッサＭＰＵに再び
入力されるとともに、外部回路１Ｆに出力される。
号で、図示しない発振回路から供給されるクロックが入
力される。１Ｂは分周回路で、入力されたクロック信号
１Ａを分周する。１Ｃは分周された出力クロックで、マ
イクロプロセッサＭＰＵの外部に出力される。１Ｄは電
波対策回路で、例えば図示しないフィルタ回路等により
構成され、この電波対策回路１Ｄを介して出力されたシ
ステムクロック１ＥがマイクロプロセッサＭＰＵに再び
入力されるとともに、外部回路１Ｆに出力される。
【００１１】このように構成されたマイクロプロセッサ
ＭＰＵにおいて、分周手段（分周回路１Ｂ）が入力され
た第１のクロックを分周して所定周波数の内部システム
クロック信号（出力クロック１Ｃ）を生成すると、この
内部システムクロック信号をクロック出力手段（例えば
クロックポート）が第２のクロック信号（システムクロ
ック１Ｅ）として外部に出力し、さらにこの第２のクロ
ック信号を外部デバイスに入力するとともに、クロック
入力手段（例えばクロックポート）を介してＣＰＵ１Ｇ
の内部システムクロック信号として帰還入力し、ＣＰＵ
１Ｇの内部システムクロックと第２のクロック信号とを
同位相とすることを可能とする。なお、１Ｈは内部回路
である。
ＭＰＵにおいて、分周手段（分周回路１Ｂ）が入力され
た第１のクロックを分周して所定周波数の内部システム
クロック信号（出力クロック１Ｃ）を生成すると、この
内部システムクロック信号をクロック出力手段（例えば
クロックポート）が第２のクロック信号（システムクロ
ック１Ｅ）として外部に出力し、さらにこの第２のクロ
ック信号を外部デバイスに入力するとともに、クロック
入力手段（例えばクロックポート）を介してＣＰＵ１Ｇ
の内部システムクロック信号として帰還入力し、ＣＰＵ
１Ｇの内部システムクロックと第２のクロック信号とを
同位相とすることを可能とする。なお、１Ｈは内部回路
である。
【００１２】また、選択手段（切換え回路３Ｂ（図３参
照））が入力される選択信号に基づいて内部システムク
ロック信号または第２のクロック信号の何れか一方を選
択してＣＰＵ１Ｇにシステムクロックとして入力し、シ
ステム構成に対応するクロック信号を選択可能とする。
照））が入力される選択信号に基づいて内部システムク
ロック信号または第２のクロック信号の何れか一方を選
択してＣＰＵ１Ｇにシステムクロックとして入力し、シ
ステム構成に対応するクロック信号を選択可能とする。
【００１３】図２は、図１に示したシステムクロック１
Ｅと出力クロック１Ｃとの位相状態を示す特性図であ
り、図１と同一のものには同じ符号を付してある。
Ｅと出力クロック１Ｃとの位相状態を示す特性図であ
り、図１と同一のものには同じ符号を付してある。
【００１４】この図に示されるように、システムクロッ
ク１Ｅと出力クロック１Ｃとの位相差はＴＤで、これは
電波対策回路１Ｄの回路構成により決定される。なお、
システムクロック１Ｅは出力クロック１Ｃより位相差Ｔ
Ｄの分だけ遅れる。
ク１Ｅと出力クロック１Ｃとの位相差はＴＤで、これは
電波対策回路１Ｄの回路構成により決定される。なお、
システムクロック１Ｅは出力クロック１Ｃより位相差Ｔ
Ｄの分だけ遅れる。
【００１５】このように構成することにより、ＣＰＵ１
Ｇと外部回路１Ｆとのシステムサイクルのずれが相殺さ
れ、従来必要とされていたウイトサイクルが不要とな
る。
Ｇと外部回路１Ｆとのシステムサイクルのずれが相殺さ
れ、従来必要とされていたウイトサイクルが不要とな
る。
【００１６】図３は本発明の一実施例を示す他のマイク
ロプロセッサの構成を示すブロック図であり、図１と同
一のものには同じ符号を付してある。
ロプロセッサの構成を示すブロック図であり、図１と同
一のものには同じ符号を付してある。
【００１７】図において、３Ｂは切換え回路で、図示し
ない回路より入力される選択信号３Ａの状態に基づいて
出力クロック１Ｃ（内部クロック）またはシステムクロ
ック１Ｅの何れか一方を選択して、ＣＰＵ１Ｇおよび内
部回路１Ｈに出力する。なお、実施例では切換え回路３
Ｂが選択信号３Ａとして「Ｈ」レベルが設定された場合
には、出力クロック１Ｃ（内部クロック）を選択してＣ
ＰＵ１Ｇおよび内部回路１Ｈに出力し、選択信号３Ａと
して「Ｌ」レベルが設定された場合には、システムクロ
ック１Ｅを選択してＣＰＵ１Ｇおよび内部回路１Ｈに出
力する。
ない回路より入力される選択信号３Ａの状態に基づいて
出力クロック１Ｃ（内部クロック）またはシステムクロ
ック１Ｅの何れか一方を選択して、ＣＰＵ１Ｇおよび内
部回路１Ｈに出力する。なお、実施例では切換え回路３
Ｂが選択信号３Ａとして「Ｈ」レベルが設定された場合
には、出力クロック１Ｃ（内部クロック）を選択してＣ
ＰＵ１Ｇおよび内部回路１Ｈに出力し、選択信号３Ａと
して「Ｌ」レベルが設定された場合には、システムクロ
ック１Ｅを選択してＣＰＵ１Ｇおよび内部回路１Ｈに出
力する。
【００１８】図４は、図３に示した切換え回路３Ｂの詳
細構成を説明するブロック図である。
細構成を説明するブロック図である。
【００１９】図において、４Ａは選択信号である。４
Ｂ，４Ｃは入力信号、４ＤはＮＯＴ回路、４Ｅ，４Ｆは
ＡＮＤ回路、４ＧはＯＲ回路で、選択信号４ＡはＮＯＴ
回路４ＤとＡＮＤ回路４Ｅに入力される。ＮＯＴ回路４
Ｄの出力はＡＮＤ回路４Ｆに入力され、入力信号４Ｂは
ＡＮＤ回路４Ｅに入力され、入力信号４ＣはＡＮＤ回路
４Ｆに入力される。ＡＮＤ回路４Ｅ，４Ｆの出力はＯＲ
回路４Ｇに接続される。ＡＮＤ回路４Ｅは、入力信号４
Ｂと選択信号４Ａが「Ｈ」レベルでないと出力が「Ｈ」
レベルとはならない。同様に、ＡＮＤ回路４ＦもＮＯＴ
回路４Ｄと入力信号４Ｃが「Ｈ」レベルとならないと、
出力が「Ｈ」レベルにならない。
Ｂ，４Ｃは入力信号、４ＤはＮＯＴ回路、４Ｅ，４Ｆは
ＡＮＤ回路、４ＧはＯＲ回路で、選択信号４ＡはＮＯＴ
回路４ＤとＡＮＤ回路４Ｅに入力される。ＮＯＴ回路４
Ｄの出力はＡＮＤ回路４Ｆに入力され、入力信号４Ｂは
ＡＮＤ回路４Ｅに入力され、入力信号４ＣはＡＮＤ回路
４Ｆに入力される。ＡＮＤ回路４Ｅ，４Ｆの出力はＯＲ
回路４Ｇに接続される。ＡＮＤ回路４Ｅは、入力信号４
Ｂと選択信号４Ａが「Ｈ」レベルでないと出力が「Ｈ」
レベルとはならない。同様に、ＡＮＤ回路４ＦもＮＯＴ
回路４Ｄと入力信号４Ｃが「Ｈ」レベルとならないと、
出力が「Ｈ」レベルにならない。
【００２０】また、ＯＲ回路４Ｇの出力はＡＮＤ回路４
Ｅ若しくはＡＮＤ回路４Ｆのどちらかが「Ｈ」レベルで
あれば、出力が「Ｈ」レベルになる。選択信号４Ａが
「Ｈ」レベルの時は、ＮＯＴ回路４Ｄの出力は「Ｌ」レ
ベルとなるので、ＡＮＤ回路４Ｆの出力は「Ｌ」レベル
となる。この時、ＡＮＤ回路４Ｅの出力は、入力信号４
Ｂと同一レベルの信号が出力される。そして、ＯＲ回路
４Ｇの出力も同様に、入力信号４Ｂと同一信号が出力さ
れる。
Ｅ若しくはＡＮＤ回路４Ｆのどちらかが「Ｈ」レベルで
あれば、出力が「Ｈ」レベルになる。選択信号４Ａが
「Ｈ」レベルの時は、ＮＯＴ回路４Ｄの出力は「Ｌ」レ
ベルとなるので、ＡＮＤ回路４Ｆの出力は「Ｌ」レベル
となる。この時、ＡＮＤ回路４Ｅの出力は、入力信号４
Ｂと同一レベルの信号が出力される。そして、ＯＲ回路
４Ｇの出力も同様に、入力信号４Ｂと同一信号が出力さ
れる。
【００２１】逆に、選択信号４Ａが「Ｌ」レベルの時、
ＡＮＤ回路４Ｅの出力は「Ｌ」レベルとなり、ＯＲ回路
４Ｇの出力は入力信号４Ｃのままが出力される。つま
り、図４に示す入力信号４Ｂに図３に示した出力クロッ
ク１Ｃを、入力信号４Ｃにシステムクロック１Ｅを入力
すると、図３に示す切換え回路３Ｂと同一構成となる訳
である。
ＡＮＤ回路４Ｅの出力は「Ｌ」レベルとなり、ＯＲ回路
４Ｇの出力は入力信号４Ｃのままが出力される。つま
り、図４に示す入力信号４Ｂに図３に示した出力クロッ
ク１Ｃを、入力信号４Ｃにシステムクロック１Ｅを入力
すると、図３に示す切換え回路３Ｂと同一構成となる訳
である。
【００２２】なお、上記実施例ではクロック源選択信号
は、マイクロプロセッサの入力信号としたが、マイクロ
プロセッサ内部のレジスタ書込みによる、ソフト処理で
実行する構成であってもよい。この時、クロックのレベ
ルを合せないと、ノイズが出る可能性がある。すなわ
ち、マイクロプロセッサが誤動作する可能性があるの
で、そのための対策が必要となる。
は、マイクロプロセッサの入力信号としたが、マイクロ
プロセッサ内部のレジスタ書込みによる、ソフト処理で
実行する構成であってもよい。この時、クロックのレベ
ルを合せないと、ノイズが出る可能性がある。すなわ
ち、マイクロプロセッサが誤動作する可能性があるの
で、そのための対策が必要となる。
【００２３】
【発明の効果】以上説明したように、本発明はＣＰＵ
と、入力される第１のクロックを分周して所定周波数の
内部システムクロック信号を生成する分周手段とを有
し、この分周手段から出力されるクロック信号を第２の
クロック信号として外部に出力するクロック出力手段
と、このクロック出力手段から外部出力された第２のク
ロック信号をＣＰＵのシステムクロックとして帰還入力
するように構成したので、ＣＰＵのシステムクロックと
外部システムクロックとを同位相とすることができる。
と、入力される第１のクロックを分周して所定周波数の
内部システムクロック信号を生成する分周手段とを有
し、この分周手段から出力されるクロック信号を第２の
クロック信号として外部に出力するクロック出力手段
と、このクロック出力手段から外部出力された第２のク
ロック信号をＣＰＵのシステムクロックとして帰還入力
するように構成したので、ＣＰＵのシステムクロックと
外部システムクロックとを同位相とすることができる。
【００２４】また、入力される選択信号に基づいて内部
システムクロック信号または第２のクロック信号の何れ
か一方を選択する選択手段を設け、内部システムクロッ
ク信号または第２のクロック信号の何れか一方をＣＰＵ
のシステムクロックとして帰還入力するように構成した
ので、システム構成に対応するクロックを選択すること
ができる。
システムクロック信号または第２のクロック信号の何れ
か一方を選択する選択手段を設け、内部システムクロッ
ク信号または第２のクロック信号の何れか一方をＣＰＵ
のシステムクロックとして帰還入力するように構成した
ので、システム構成に対応するクロックを選択すること
ができる。
【００２５】従って、従来必要とされたウエイトサイク
ル等を考慮する必要がなくなり、より効率的なシステム
を構成できるとともに、システムのタイミングのマージ
ンを増やすことができる等の効果を奏する。
ル等を考慮する必要がなくなり、より効率的なシステム
を構成できるとともに、システムのタイミングのマージ
ンを増やすことができる等の効果を奏する。
【図１】本発明の一実施例を示すマイクロプロセッサの
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１に示したシステムクロックと出力クロック
との位相状態を示す特性図である。
との位相状態を示す特性図である。
【図３】本発明の一実施例を示す他のマイクロプロセッ
サの構成を示すブロック図である。
サの構成を示すブロック図である。
【図４】図３に示した切換え回路３Ｂの詳細構成を説明
するブロック図である。
するブロック図である。
１Ａ クロック信号 １Ｂ 分周回路 １Ｃ 出力クロック １Ｄ 電波対策回路 １Ｅ システムクロック １Ｆ 外部回路 １Ｇ ＣＰＵ １Ｈ 内部回路
Claims (2)
- 【請求項１】 ＣＰＵと、入力される第１のクロックを
分周して所定周波数の内部システムクロック信号を生成
する分周手段とを有し、この分周手段から出力されるク
ロック信号を第２のクロック信号として外部に出力する
クロック出力手段と、このクロック出力手段から外部出
力された第２のクロック信号を前記ＣＰＵのシステムク
ロックとして帰還入力するクロック入力手段とを有する
ことを特徴とするマイクロプロセッサ。 - 【請求項２】 入力される選択信号に基づいて内部シス
テムクロック信号または第２のクロック信号の何れか一
方を選択する選択手段を設け、内部システムクロック信
号または第２のクロック信号の何れか一方をＣＰＵのシ
ステムクロックとして帰還入力するように構成したこと
を特徴とする請求項１記載のマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244324A JPH0561561A (ja) | 1991-08-30 | 1991-08-30 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244324A JPH0561561A (ja) | 1991-08-30 | 1991-08-30 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561561A true JPH0561561A (ja) | 1993-03-12 |
Family
ID=17117023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3244324A Pending JPH0561561A (ja) | 1991-08-30 | 1991-08-30 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5987209A (en) * | 1994-08-05 | 1999-11-16 | Funai Electric Co., Ltd. | Video signal receiver in which a reference signal is shared by a PLL circuit which sets the output frequency of a local RF-IF oscillator and by the chrominance signal generator |
-
1991
- 1991-08-30 JP JP3244324A patent/JPH0561561A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5987209A (en) * | 1994-08-05 | 1999-11-16 | Funai Electric Co., Ltd. | Video signal receiver in which a reference signal is shared by a PLL circuit which sets the output frequency of a local RF-IF oscillator and by the chrominance signal generator |
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