JPH06125340A - マルチフレームデータ通信におけるフレーム同期回路 - Google Patents
マルチフレームデータ通信におけるフレーム同期回路Info
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- JPH06125340A JPH06125340A JP4273056A JP27305692A JPH06125340A JP H06125340 A JPH06125340 A JP H06125340A JP 4273056 A JP4273056 A JP 4273056A JP 27305692 A JP27305692 A JP 27305692A JP H06125340 A JPH06125340 A JP H06125340A
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- 238000010586 diagram Methods 0.000 description 29
- 238000001514 detection method Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 8
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 4
- 101150046378 RAM1 gene Proteins 0.000 description 4
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【構成】ＲＡＭ１は１マルチフレーム分のデータを記憶
し、フレームカウンタ２は１フレーム分のビット数をカ
ウントしＲＡＭ１に対する下位アドレスを生成する。上
位アドレス制御回路９は選択信号に応じてＲＡＭ１の上
位アドレスを切り替え出力する。レジスタ４はＲＡＭ１
から読み出したデータを選択信号により切り替えて個別
に記憶し、シフトレジスタ５に対し複数フレーム分の同
期パターンデータを設定する。 【効果】一度にＲＡＭのデータ幅より多い複数フレーム
分のビットデータを記憶する必要のある場合でも、少な
い個数のＲＡＭを用いて回路を構成することができ、回
路、装置の大型化およびコストの上昇を抑えることがで
きる。
し、フレームカウンタ２は１フレーム分のビット数をカ
ウントしＲＡＭ１に対する下位アドレスを生成する。上
位アドレス制御回路９は選択信号に応じてＲＡＭ１の上
位アドレスを切り替え出力する。レジスタ４はＲＡＭ１
から読み出したデータを選択信号により切り替えて個別
に記憶し、シフトレジスタ５に対し複数フレーム分の同
期パターンデータを設定する。 【効果】一度にＲＡＭのデータ幅より多い複数フレーム
分のビットデータを記憶する必要のある場合でも、少な
い個数のＲＡＭを用いて回路を構成することができ、回
路、装置の大型化およびコストの上昇を抑えることがで
きる。
Description
【０００１】
【産業上の利用分野】この発明は、マルチフレーム構成
によるデータ通信においてフレーム同期をとるフレーム
同期回路に関する。
によるデータ通信においてフレーム同期をとるフレーム
同期回路に関する。
【０００２】
【従来の技術】マルチフレーム方式によりデータ通信が
行われるマルチフレームの一般的な構成およびそのデー
タ例を図１４および図１５に示す。図１４に示すよう
に、各フレームには同期パターンなどの制御フィールド
を備え、複数フレームを１単位として取り扱う。１フレ
ームあたりのビット数Ｍ、１フレーム中の同期パターン
ビット数ｍおよびマルチフレーム数Ｎはすべて任意に定
められ、またフレーム内の同期パターンの位置も任意に
定められる。更に同期保護段数（マルチフレームを１単
位とする場合、何単位分のマルチフレームに含まれる同
期パターンを比較するか、その段数）Ｌについても任意
である。ここで、１フレームあたりのビット数Ｍ＝１２
３とした場合、図１４に示したフレームが図１５に示す
ように、順次連続的に伝送されることになる。図１５に
おいてＦ1-1 は先頭フレームの第１ビット、Ｆ1-2 はそ
の第２ビット、Ｆ1-123 は第１フレームの第１２３ビッ
ト、またはＦ2-1 は第２フレームの第１ビット、Ｆ2-2
は第２フレームの第２ビット、Ｆ2-123 は第２フレーム
の１２３ビットをそれぞれ示す。
行われるマルチフレームの一般的な構成およびそのデー
タ例を図１４および図１５に示す。図１４に示すよう
に、各フレームには同期パターンなどの制御フィールド
を備え、複数フレームを１単位として取り扱う。１フレ
ームあたりのビット数Ｍ、１フレーム中の同期パターン
ビット数ｍおよびマルチフレーム数Ｎはすべて任意に定
められ、またフレーム内の同期パターンの位置も任意に
定められる。更に同期保護段数（マルチフレームを１単
位とする場合、何単位分のマルチフレームに含まれる同
期パターンを比較するか、その段数）Ｌについても任意
である。ここで、１フレームあたりのビット数Ｍ＝１２
３とした場合、図１４に示したフレームが図１５に示す
ように、順次連続的に伝送されることになる。図１５に
おいてＦ1-1 は先頭フレームの第１ビット、Ｆ1-2 はそ
の第２ビット、Ｆ1-123 は第１フレームの第１２３ビッ
ト、またはＦ2-1 は第２フレームの第１ビット、Ｆ2-2
は第２フレームの第２ビット、Ｆ2-123 は第２フレーム
の１２３ビットをそれぞれ示す。
【０００３】従来、マルチフレーム方式による通信装置
において、フレーム同期回路として、ＲＡＭをシフトレ
ジスタに応用した回路が知られている。その構成をブロ
ック図として図１６に示す。
において、フレーム同期回路として、ＲＡＭをシフトレ
ジスタに応用した回路が知られている。その構成をブロ
ック図として図１６に示す。
【０００４】図１６においてＲＡＭ１はマルチフレーム
の全データを記憶し、フレームカウンタ２は１フレーム
のビット数分をカウントし、ＲＡＭ１に対するアドレス
信号を生成する。バッファ３はスリーステイトバッファ
回路からなり、ＲＡＭ１への書き込みデータを出力す
る。レジスタ４はＲＡＭ１から読み出したデータをラッ
チする。シフトレジスタ５は同期パターンを比較するた
めにフレームデータを入力する。同期パターン比較保護
回路６はシフトレジスタ５からのデータと同期パターン
とを保護段数分比較し、同期検出の保護を行う。同期カ
ウンタ７は同期パターン比較保護回路６からの同期検出
信号により、同期パターンに同期したフレームおよびマ
ルチフレームのカウントを行う。制御回路８はＲＡＭ１
への書き込み信号、レジスタ４への制御信号などを生成
する。
の全データを記憶し、フレームカウンタ２は１フレーム
のビット数分をカウントし、ＲＡＭ１に対するアドレス
信号を生成する。バッファ３はスリーステイトバッファ
回路からなり、ＲＡＭ１への書き込みデータを出力す
る。レジスタ４はＲＡＭ１から読み出したデータをラッ
チする。シフトレジスタ５は同期パターンを比較するた
めにフレームデータを入力する。同期パターン比較保護
回路６はシフトレジスタ５からのデータと同期パターン
とを保護段数分比較し、同期検出の保護を行う。同期カ
ウンタ７は同期パターン比較保護回路６からの同期検出
信号により、同期パターンに同期したフレームおよびマ
ルチフレームのカウントを行う。制御回路８はＲＡＭ１
への書き込み信号、レジスタ４への制御信号などを生成
する。
【０００５】図１７はフレーム同期回路の具体的な回路
図、図１８はその各部のタイミングチャート、図１９〜
図２５は各ステップにおけるＲＡＭ１、レジスタ４、シ
フトレジスタ５の内容変化の例を示す図である。
図、図１８はその各部のタイミングチャート、図１９〜
図２５は各ステップにおけるＲＡＭ１、レジスタ４、シ
フトレジスタ５の内容変化の例を示す図である。
【０００６】図１７において、フレームカウンタ２はク
ロック信号ＣＬＫをカウントしてＲＡＭ１ａ，１ｂへア
ドレス信号を出力する。入力データＤｉｎはバッファ３
ａを通してコントロール信号Ｄ−ＯＴによって信号Ｄ０
に出力され、ＲＡＭのＩ／Ｏ０ビット目に書き込まれ
る。データは連続して入力されるため、順次ＲＡＭ１
ａ，１ｂのカウントアップされるアドレスのＩ／Ｏ０ビ
ット目へ常に書き込まれる。レジスタ４は制御信号ＣＴ
によってＲＡＭからの読み出しデータをラッチする。入
力データＤｉｎとレジスタ４の出力は対応するシフトレ
ジスタ５へ入力される。またレジスタ４の出力はバッフ
ァ３ｂへ入り、制御信号Ｄ−ＯＴに従い、Ｄ１〜Ｄ１０
を通ってＲＡＭ１ａ，１ｂに書き込まれる。シフトレジ
スタ５は、この例では３ビット構成で１２個あり、入力
データＤｉｎおよびレジスタ４の出力ＤＬ０〜ＤＬ１０
をクロック信号ＣＬＫに同期して順次シフトする。各シ
フトレジスタ５の各ビットデータは同期パターン比較回
路６−１に入り同期パターンと比較される。比較結果は
保護回路６−２に入り、一般的なセット／リセット方式
の保護動作を行い、同期検出信号を出力する。同期カウ
ンタ７は同期検出信号に従いフレームおよびマルチフレ
ームの同期カウント値を設定する。
ロック信号ＣＬＫをカウントしてＲＡＭ１ａ，１ｂへア
ドレス信号を出力する。入力データＤｉｎはバッファ３
ａを通してコントロール信号Ｄ−ＯＴによって信号Ｄ０
に出力され、ＲＡＭのＩ／Ｏ０ビット目に書き込まれ
る。データは連続して入力されるため、順次ＲＡＭ１
ａ，１ｂのカウントアップされるアドレスのＩ／Ｏ０ビ
ット目へ常に書き込まれる。レジスタ４は制御信号ＣＴ
によってＲＡＭからの読み出しデータをラッチする。入
力データＤｉｎとレジスタ４の出力は対応するシフトレ
ジスタ５へ入力される。またレジスタ４の出力はバッフ
ァ３ｂへ入り、制御信号Ｄ−ＯＴに従い、Ｄ１〜Ｄ１０
を通ってＲＡＭ１ａ，１ｂに書き込まれる。シフトレジ
スタ５は、この例では３ビット構成で１２個あり、入力
データＤｉｎおよびレジスタ４の出力ＤＬ０〜ＤＬ１０
をクロック信号ＣＬＫに同期して順次シフトする。各シ
フトレジスタ５の各ビットデータは同期パターン比較回
路６−１に入り同期パターンと比較される。比較結果は
保護回路６−２に入り、一般的なセット／リセット方式
の保護動作を行い、同期検出信号を出力する。同期カウ
ンタ７は同期検出信号に従いフレームおよびマルチフレ
ームの同期カウント値を設定する。
【０００７】図１７各部の動作は図１８および図１９〜
図２５に示すように、アドレスカウンタの値が１であれ
ば、アドレス１のＲＡＭのデータが読み出され、レジス
タ４にセットされる。続いてＲＡＭアドレスは変化せ
ず、レジスタ４の値と入力データ（たとえば第１フレー
ムの第１ビットＦ1-1 ）がＲＡＭに書き込まれる。具体
的には、入力フレームデータＦ1-1 はＲＡＭの０ビット
目に、レジスタ４の０ビット目（ＬＳＢ）がＲＡＭの１
ビット目に、レジスタ４の１ビット目がＲＡＭの２ビッ
ト目・・・というように１ビット分ずれて書き込まれ
る。その後、レジスタ４の各値は対応するシフトレジス
タ５にロードされる。その後、フレームカウンタ２がカ
ウントアップされ、ＲＡＭアドレスが２となる。以上の
動作を繰り返し、フレームカウンタ２は１２３カウント
し、カウンタの出力が１に戻る。この時にＲＡＭから読
み出されるデータの０ビット目は１フレーム前のＦ1-1
になる。また、第２フレームの第１ビットＦ2-1 がＲＡ
Ｍの０ビット目に書き込まれる。以上の処理を繰り返
し、シフトレジスタ５に３ビット連続する同期ビットデ
ータを１２フレーム分蓄積し、同期パターン比較回路６
−１はシフトレジスタ５にフレーム同期パターンが整っ
たタイミングであらかじめ定めた同期パターンとの比較
を行う。
図２５に示すように、アドレスカウンタの値が１であれ
ば、アドレス１のＲＡＭのデータが読み出され、レジス
タ４にセットされる。続いてＲＡＭアドレスは変化せ
ず、レジスタ４の値と入力データ（たとえば第１フレー
ムの第１ビットＦ1-1 ）がＲＡＭに書き込まれる。具体
的には、入力フレームデータＦ1-1 はＲＡＭの０ビット
目に、レジスタ４の０ビット目（ＬＳＢ）がＲＡＭの１
ビット目に、レジスタ４の１ビット目がＲＡＭの２ビッ
ト目・・・というように１ビット分ずれて書き込まれ
る。その後、レジスタ４の各値は対応するシフトレジス
タ５にロードされる。その後、フレームカウンタ２がカ
ウントアップされ、ＲＡＭアドレスが２となる。以上の
動作を繰り返し、フレームカウンタ２は１２３カウント
し、カウンタの出力が１に戻る。この時にＲＡＭから読
み出されるデータの０ビット目は１フレーム前のＦ1-1
になる。また、第２フレームの第１ビットＦ2-1 がＲＡ
Ｍの０ビット目に書き込まれる。以上の処理を繰り返
し、シフトレジスタ５に３ビット連続する同期ビットデ
ータを１２フレーム分蓄積し、同期パターン比較回路６
−１はシフトレジスタ５にフレーム同期パターンが整っ
たタイミングであらかじめ定めた同期パターンとの比較
を行う。
【０００８】
【発明が解決しようとする課題】このようにＲＡＭをシ
フトレジスタに応用したフレーム同期回路においては、
図１７に示した構成で明らかなように、ＲＡＭ１ａ，１
ｂのデータビット数はフレームデータ構成によって定ま
り、図１７に示した従来例の場合、マルチフレーム数Ｎ
＝４、保護段数Ｌ＝３であるから、ＲＡＭのデータビッ
ト数はＮ×Ｌ−１＝１１であった。しかし、一般的なＲ
ＡＭデバイスのデータ幅は１・４・８ビット単位であ
り、図１７に示した従来例のように、１１ビット必要で
ある場合には、例えばデータ幅８ビットのＲＡＭを２個
設ける必要が生じる。このように複数のＲＡＭを用いる
ことは回路および装置の大型化とともにコストの上昇を
招く原因となっていた。
フトレジスタに応用したフレーム同期回路においては、
図１７に示した構成で明らかなように、ＲＡＭ１ａ，１
ｂのデータビット数はフレームデータ構成によって定ま
り、図１７に示した従来例の場合、マルチフレーム数Ｎ
＝４、保護段数Ｌ＝３であるから、ＲＡＭのデータビッ
ト数はＮ×Ｌ−１＝１１であった。しかし、一般的なＲ
ＡＭデバイスのデータ幅は１・４・８ビット単位であ
り、図１７に示した従来例のように、１１ビット必要で
ある場合には、例えばデータ幅８ビットのＲＡＭを２個
設ける必要が生じる。このように複数のＲＡＭを用いる
ことは回路および装置の大型化とともにコストの上昇を
招く原因となっていた。
【０００９】この発明の目的は、例えばフレームデータ
構成によって定まるＲＡＭに要求されるデータビット数
が例えば８ビットを超える場合であっても、データ幅８
ビットのＲＡＭを複数個設置する必要がなく、単一のＲ
ＡＭを用いてフレーム同期回路を構成できるようにし
て、前述の問題を解消することにある。
構成によって定まるＲＡＭに要求されるデータビット数
が例えば８ビットを超える場合であっても、データ幅８
ビットのＲＡＭを複数個設置する必要がなく、単一のＲ
ＡＭを用いてフレーム同期回路を構成できるようにし
て、前述の問題を解消することにある。
【００１０】
【課題を解決するための手段】この発明のマルチフレー
ムデータ通信におけるフレーム同期回路は、少なくとも
１マルチフレーム分のデータを記憶するＲＡＭと、クロ
ック信号を入力して１フレーム分のビット数をカウント
し、前記ＲＡＭに対するアドレス信号を生成するフレー
ムカウンタと、前記ＲＡＭに対するアドレスのうち上位
の１ビットまたは複数ビットを選択信号によって切替出
力する上位アドレス信号制御回路と、前記ＲＡＭから読
み出したデータを前記選択信号による切替に応じて個別
に一時記憶する複数のレジスタと、各々が１フレーム内
の同期パターンビット数に相当するビット数で、少なく
ともマルチフレーム数分の個数を備え、前記クロック信
号に同期して、記憶内容をシフトするとともに、前記レ
ジスタの内容および新たに入力したデータを記憶するシ
フトレジスタと、前記シフトレジスタの内容を同期パタ
ーンに比較する同期パターン比較回路とから成る。
ムデータ通信におけるフレーム同期回路は、少なくとも
１マルチフレーム分のデータを記憶するＲＡＭと、クロ
ック信号を入力して１フレーム分のビット数をカウント
し、前記ＲＡＭに対するアドレス信号を生成するフレー
ムカウンタと、前記ＲＡＭに対するアドレスのうち上位
の１ビットまたは複数ビットを選択信号によって切替出
力する上位アドレス信号制御回路と、前記ＲＡＭから読
み出したデータを前記選択信号による切替に応じて個別
に一時記憶する複数のレジスタと、各々が１フレーム内
の同期パターンビット数に相当するビット数で、少なく
ともマルチフレーム数分の個数を備え、前記クロック信
号に同期して、記憶内容をシフトするとともに、前記レ
ジスタの内容および新たに入力したデータを記憶するシ
フトレジスタと、前記シフトレジスタの内容を同期パタ
ーンに比較する同期パターン比較回路とから成る。
【００１１】
【作用】この発明のマルチフレームデータ通信における
フレーム同期回路では、ＲＡＭは少なくとも１マルチフ
レーム分のデータを記憶し、フレームカウンタはクロッ
ク信号を入力して１フレーム分のビット数をカウント
し、ＲＡＭに対するアドレス信号を生成する。上位アド
レス信号制御回路は、ＲＡＭに対するアドレスのうち上
位の１ビットまたは複数ビットを選択信号によって切り
替え出力する。各レジスタはＲＡＭから読み出されたデ
ータを選択信号による切り替えに応じて個別に一時記憶
する。シフトレジスタは、各々が１フレーム内の同期パ
ターンビット数に相当するビット数を有し、少なくとも
マルチフレーム数分の個数を備え、クロック信号に同期
して記憶内容をシフトするとともにレジスタの内容およ
び新たに入力したデータを順次記憶する。そして、同期
パターン比較回路はあらかじめ定められた同期パターン
とシフトレジスタの内容とを比較する。
フレーム同期回路では、ＲＡＭは少なくとも１マルチフ
レーム分のデータを記憶し、フレームカウンタはクロッ
ク信号を入力して１フレーム分のビット数をカウント
し、ＲＡＭに対するアドレス信号を生成する。上位アド
レス信号制御回路は、ＲＡＭに対するアドレスのうち上
位の１ビットまたは複数ビットを選択信号によって切り
替え出力する。各レジスタはＲＡＭから読み出されたデ
ータを選択信号による切り替えに応じて個別に一時記憶
する。シフトレジスタは、各々が１フレーム内の同期パ
ターンビット数に相当するビット数を有し、少なくとも
マルチフレーム数分の個数を備え、クロック信号に同期
して記憶内容をシフトするとともにレジスタの内容およ
び新たに入力したデータを順次記憶する。そして、同期
パターン比較回路はあらかじめ定められた同期パターン
とシフトレジスタの内容とを比較する。
【００１２】以上のようにＲＡＭに対するアドレスのう
ち上位の１ビットまたは複数ビットを切り替えるととも
にそのＲＡＭから読み出したデータを前記上位ビットの
切り替えに応じて個別に一時記憶する複数のレジスタを
設けたことにより、例えばデータ幅８ビットの単一のＲ
ＡＭを用いて、（マルチフレーム数Ｎ×保護段数Ｌ−
１）の値が８を超える場合でも対応できるようになる。
ち上位の１ビットまたは複数ビットを切り替えるととも
にそのＲＡＭから読み出したデータを前記上位ビットの
切り替えに応じて個別に一時記憶する複数のレジスタを
設けたことにより、例えばデータ幅８ビットの単一のＲ
ＡＭを用いて、（マルチフレーム数Ｎ×保護段数Ｌ−
１）の値が８を超える場合でも対応できるようになる。
【００１３】
【実施例】この発明の実施例であるマルチフレームデー
タ通信におけるフレーム同期回路の構成をブロック図と
して図１に示す。図１においてＲＡＭ１はマルチフレー
ムの全データを記憶し、フレームカウンタ２はクロック
信号１０２をうけて１フレームのビット数分をカウント
し、ＲＡＭ１に対するアドレス信号１０４を生成する。
バッファ３はスリーステイトバッファ回路からなり、入
力データ１０１を入力し、ＲＡＭ１へ書き込みデータ１
０６を出力する。レジスタ４はＲＡＭ１から読み出した
データ１０３をラッチする。シフトレジスタ５は同期パ
ターンを比較するためにフレームデータを入力する。同
期パターン比較保護回路６はシフトレジスタ５からのデ
ータ１０７と同期パターンとを保護段数分比較し、同期
検出の保護を行う。同期カウンタ７は同期パターン比較
保護回路６からの同期検出信号１０８により、同期パタ
ーンに同期したフレームおよびマルチフレームのカウン
トを行う。上位アドレス制御回路９はＲＡＭ１に対する
アドレス信号のうちＭＳＢ１０５を出力するためのカウ
ンタと、その論理レベルを外部からの信号により反転さ
せる回路からなる。制御回路８はＲＡＭ１への制御信
号、レジスタ４への制御信号および上位アドレス制御回
路９に対する制御信号などの各種制御信号１０９を生成
する。
タ通信におけるフレーム同期回路の構成をブロック図と
して図１に示す。図１においてＲＡＭ１はマルチフレー
ムの全データを記憶し、フレームカウンタ２はクロック
信号１０２をうけて１フレームのビット数分をカウント
し、ＲＡＭ１に対するアドレス信号１０４を生成する。
バッファ３はスリーステイトバッファ回路からなり、入
力データ１０１を入力し、ＲＡＭ１へ書き込みデータ１
０６を出力する。レジスタ４はＲＡＭ１から読み出した
データ１０３をラッチする。シフトレジスタ５は同期パ
ターンを比較するためにフレームデータを入力する。同
期パターン比較保護回路６はシフトレジスタ５からのデ
ータ１０７と同期パターンとを保護段数分比較し、同期
検出の保護を行う。同期カウンタ７は同期パターン比較
保護回路６からの同期検出信号１０８により、同期パタ
ーンに同期したフレームおよびマルチフレームのカウン
トを行う。上位アドレス制御回路９はＲＡＭ１に対する
アドレス信号のうちＭＳＢ１０５を出力するためのカウ
ンタと、その論理レベルを外部からの信号により反転さ
せる回路からなる。制御回路８はＲＡＭ１への制御信
号、レジスタ４への制御信号および上位アドレス制御回
路９に対する制御信号などの各種制御信号１０９を生成
する。
【００１４】次に、具体的な回路構成を図２に、またそ
の各部のタイミングチャートを図３に、さらに図２に示
したＲＡＭ１、レジスタ４ａ，４ｂおよびシフトレジス
タ５の内容の変化を図４〜図１３に示す。
の各部のタイミングチャートを図３に、さらに図２に示
したＲＡＭ１、レジスタ４ａ，４ｂおよびシフトレジス
タ５の内容の変化を図４〜図１３に示す。
【００１５】図２において入力データＤｉｎはクロック
信号ＣＬＫに同期して入力される。
信号ＣＬＫに同期して入力される。
【００１６】この実施例では１フレームあたりのビット
数Ｍ＝１２３としているので、フレームカウンタ２は１
２３カウント毎にキャリー信号ＲＣを出力し、Ｔ型フリ
ップフロップ９−１はそのキャリー信号を２分周し、Ｅ
Ｘ−ＯＲ回路９−２は制御信号（選択信号）ＳＥＬに応
じてＴ型フリップフロップ９−１の出力を反転してＲＡ
Ｍ１のアドレスの最上位ビットＭＳＢ（Ａ７）へ与え
る。レジスタ４ａ，４ｂは各々の制御信号Ａ−Ｃ、Ｂ−
ＣによってＲＡＭ１からの読み出しデータをラッチす
る。入力データＤｉｎとレジスタ４ａ，４ｂの各出力Ｄ
Ｌ０〜ＤＬ１０，ＤＬ１〜ＤＬ９はシフトレジスタ５の
対応するシフトレジスタへ入力される。また、レジスタ
４ａの出力はバッファ３ｂへ入り、制御信号Ｄ−ＯＴに
従い、Ｄ１〜Ｄ５を通ってＲＡＭ１に書き込まれる。こ
の実施例では保護段数Ｌ＝３、マルチフレーム数Ｎ＝４
としているので、Ｌ×Ｎ＝１２フレーム分の同期パター
ンのデータがシフトレジスタにセットされている状態
（同期カウンタ７の値が１２３となるとき、）で図２に
示した同期パターン比較回路６−１はあらかじめ定めら
れている同期パターンとシフトレジスタ５の各ビットと
の一致判定を行う。
数Ｍ＝１２３としているので、フレームカウンタ２は１
２３カウント毎にキャリー信号ＲＣを出力し、Ｔ型フリ
ップフロップ９−１はそのキャリー信号を２分周し、Ｅ
Ｘ−ＯＲ回路９−２は制御信号（選択信号）ＳＥＬに応
じてＴ型フリップフロップ９−１の出力を反転してＲＡ
Ｍ１のアドレスの最上位ビットＭＳＢ（Ａ７）へ与え
る。レジスタ４ａ，４ｂは各々の制御信号Ａ−Ｃ、Ｂ−
ＣによってＲＡＭ１からの読み出しデータをラッチす
る。入力データＤｉｎとレジスタ４ａ，４ｂの各出力Ｄ
Ｌ０〜ＤＬ１０，ＤＬ１〜ＤＬ９はシフトレジスタ５の
対応するシフトレジスタへ入力される。また、レジスタ
４ａの出力はバッファ３ｂへ入り、制御信号Ｄ−ＯＴに
従い、Ｄ１〜Ｄ５を通ってＲＡＭ１に書き込まれる。こ
の実施例では保護段数Ｌ＝３、マルチフレーム数Ｎ＝４
としているので、Ｌ×Ｎ＝１２フレーム分の同期パター
ンのデータがシフトレジスタにセットされている状態
（同期カウンタ７の値が１２３となるとき、）で図２に
示した同期パターン比較回路６−１はあらかじめ定めら
れている同期パターンとシフトレジスタ５の各ビットと
の一致判定を行う。
【００１７】保護回路６−２は同期パターン比較回路６
−１による比較の結果、数フレーム分連続して不一致と
なった時、同期カウンタ７に対するクロック信号を１回
分禁止することによって同期カウンタ７の値を１ビット
分ずらせて、再度同期検出を開始する。また、一旦同期
した後は、保護回路６−２は同期パターン比較回路６−
１の比較結果が数フレーム分連続して不一致となるまで
同期カウンタ７のカウント動作をずらせることはない。
−１による比較の結果、数フレーム分連続して不一致と
なった時、同期カウンタ７に対するクロック信号を１回
分禁止することによって同期カウンタ７の値を１ビット
分ずらせて、再度同期検出を開始する。また、一旦同期
した後は、保護回路６−２は同期パターン比較回路６−
１の比較結果が数フレーム分連続して不一致となるまで
同期カウンタ７のカウント動作をずらせることはない。
【００１８】図３において、図２に示したフレームカウ
ンタ２の値が１であって、選択信号ＳＥＬが“Ｌ”レベ
ルの時、ＲＡＭ１のアドレスＡ７入力が“Ｈ”レベルと
なるため、ＲＡＭアドレスが（８１）Ｈとなる。この状
態でレジスタ４ｂに対する制御信号Ｂ−Ｃが立ち上がっ
た時ＲＡＭの読み出しデータがレジスタ４ｂにラッチさ
れる。その後、選択信号ＳＥＬは“Ｈ”レベルとなるこ
とによって、ＲＡＭのアドレスＡ７が“Ｌ”レベルとな
って、アドレス（０１）ＨのＲＡＭデータが読み出され
てレジスタ４ａに対する制御信号Ａ−Ｃの立ち上がりで
そのデータが４ａにラッチされる。その後、制御信号Ｄ
−ＯＴが“Ｈ”レベルとなって、入力データＤｉｎとレ
ジスタ４ａの内容がＤ０〜Ｄ５に出力されて、ライトイ
ネーブル信号ＷＥの立ち上がりでＲＡＭ１のアドレス
（０１）Ｈに書き込まれる。その後、フレームカウンタ
２がカウントアップされて、選択信号ＳＥＬが“Ｌ”レ
ベルとなることによって、アドレス（８２）ＨのＲＡＭ
データが読み出されて、クロック信号ＣＬＫの立ち上が
りでレジスタ４ａ，４ｂの内容がシフトレジスタ５に入
力される。その後、選択信号ＳＥＬが“Ｈ”レベルとな
って、アドレス（０２）ＨのＲＡＭデータが読み出さ
れ、これがレジスタ４ａにラッチされる。以降同様の処
理を繰り返す。
ンタ２の値が１であって、選択信号ＳＥＬが“Ｌ”レベ
ルの時、ＲＡＭ１のアドレスＡ７入力が“Ｈ”レベルと
なるため、ＲＡＭアドレスが（８１）Ｈとなる。この状
態でレジスタ４ｂに対する制御信号Ｂ−Ｃが立ち上がっ
た時ＲＡＭの読み出しデータがレジスタ４ｂにラッチさ
れる。その後、選択信号ＳＥＬは“Ｈ”レベルとなるこ
とによって、ＲＡＭのアドレスＡ７が“Ｌ”レベルとな
って、アドレス（０１）ＨのＲＡＭデータが読み出され
てレジスタ４ａに対する制御信号Ａ−Ｃの立ち上がりで
そのデータが４ａにラッチされる。その後、制御信号Ｄ
−ＯＴが“Ｈ”レベルとなって、入力データＤｉｎとレ
ジスタ４ａの内容がＤ０〜Ｄ５に出力されて、ライトイ
ネーブル信号ＷＥの立ち上がりでＲＡＭ１のアドレス
（０１）Ｈに書き込まれる。その後、フレームカウンタ
２がカウントアップされて、選択信号ＳＥＬが“Ｌ”レ
ベルとなることによって、アドレス（８２）ＨのＲＡＭ
データが読み出されて、クロック信号ＣＬＫの立ち上が
りでレジスタ４ａ，４ｂの内容がシフトレジスタ５に入
力される。その後、選択信号ＳＥＬが“Ｈ”レベルとな
って、アドレス（０２）ＨのＲＡＭデータが読み出さ
れ、これがレジスタ４ａにラッチされる。以降同様の処
理を繰り返す。
【００１９】図４に示すように、ステップ１ではアドレ
スカウンタの出力は１、ＲＡＭアドレスのＭＳＢ（Ａ
７）が１とすると、アドレス（８１）ＨのＲＡＭデータ
が読み出され、これがレジスタ４ｂにセットされる。ス
テップ２ではアドレスカウンタの値は同じで、ＲＡＭア
ドレスのＭＳＢが０となり、アドレス（０１）ＨのＲＡ
Ｍデータが読み出されてレジスタ４ａにセットされる。
入力フレームデータＦ1- 1 はＲＡＭの０ビット目に、レ
ジスタ４ａの０ビット目（ＬＳＢ）はＲＡＭの１ビット
目に、レジスタ４ａの１ビット目はＲＡＭの２ビット目
に・・・と言うように１ビット分ずれて書き込まれる。
ステップ４では、レジスタ４ａ，４ｂの各値が、対応す
るシフトレジスタにロードされる。（図においてはシフ
トレジスタの一部のみを示している。）図５に示すよう
に、ステップ５では、アドレスカウンタがカウントアッ
プされ、出力は２になり、ＲＡＭアドレスのＭＳＢは再
び１となる。その他はステップ１〜４と同じ動作の繰り
返しとなる。図７に示すように、（４×１２３）−３ス
テップ目でアドレスカウンタは１２３となり、（４×１
２３）ステップ目でシフトレジスタ５には第１フレーム
の第１２１ビット〜第１２３ビットの同期パターンのデ
ータＦ1-121 ，Ｆ1-122 ，Ｆ1-123 がセットされること
になる。図８に示すように（４×１２３）＋１ステップ
目で、アドレスカウンタは１に戻り、（４×１２３）＋
３ステップ目で第２フレームの最初のフレームデータＦ
2-1 がＲＡＭの０ビット目に書き込まれる。この後もス
テップ１〜４と同じ動作を繰り返す。図１０に示すよう
に、（４×１２３）×２ステップ目でシフトレジスタに
は第２フレームの第１２１〜第１２３ビットの同期パタ
ーンのデータＦ2-121 ，Ｆ2-122 ，Ｆ2-123 がセットさ
れることになる。その後同様にして、図１３に示すよう
に（４×１２３）×４ステップ目でシフトレジスタには
４フレーム分の同期パターンのデータＦ1-121 〜Ｆ
1-123 ，Ｆ2-121 〜Ｆ2- 123 ，Ｆ3-121 〜Ｆ3-123 およ
びＦ4-121 〜Ｆ4-123 のデータが揃うことになる。
スカウンタの出力は１、ＲＡＭアドレスのＭＳＢ（Ａ
７）が１とすると、アドレス（８１）ＨのＲＡＭデータ
が読み出され、これがレジスタ４ｂにセットされる。ス
テップ２ではアドレスカウンタの値は同じで、ＲＡＭア
ドレスのＭＳＢが０となり、アドレス（０１）ＨのＲＡ
Ｍデータが読み出されてレジスタ４ａにセットされる。
入力フレームデータＦ1- 1 はＲＡＭの０ビット目に、レ
ジスタ４ａの０ビット目（ＬＳＢ）はＲＡＭの１ビット
目に、レジスタ４ａの１ビット目はＲＡＭの２ビット目
に・・・と言うように１ビット分ずれて書き込まれる。
ステップ４では、レジスタ４ａ，４ｂの各値が、対応す
るシフトレジスタにロードされる。（図においてはシフ
トレジスタの一部のみを示している。）図５に示すよう
に、ステップ５では、アドレスカウンタがカウントアッ
プされ、出力は２になり、ＲＡＭアドレスのＭＳＢは再
び１となる。その他はステップ１〜４と同じ動作の繰り
返しとなる。図７に示すように、（４×１２３）−３ス
テップ目でアドレスカウンタは１２３となり、（４×１
２３）ステップ目でシフトレジスタ５には第１フレーム
の第１２１ビット〜第１２３ビットの同期パターンのデ
ータＦ1-121 ，Ｆ1-122 ，Ｆ1-123 がセットされること
になる。図８に示すように（４×１２３）＋１ステップ
目で、アドレスカウンタは１に戻り、（４×１２３）＋
３ステップ目で第２フレームの最初のフレームデータＦ
2-1 がＲＡＭの０ビット目に書き込まれる。この後もス
テップ１〜４と同じ動作を繰り返す。図１０に示すよう
に、（４×１２３）×２ステップ目でシフトレジスタに
は第２フレームの第１２１〜第１２３ビットの同期パタ
ーンのデータＦ2-121 ，Ｆ2-122 ，Ｆ2-123 がセットさ
れることになる。その後同様にして、図１３に示すよう
に（４×１２３）×４ステップ目でシフトレジスタには
４フレーム分の同期パターンのデータＦ1-121 〜Ｆ
1-123 ，Ｆ2-121 〜Ｆ2- 123 ，Ｆ3-121 〜Ｆ3-123 およ
びＦ4-121 〜Ｆ4-123 のデータが揃うことになる。
【００２０】なお、実施例ではマルチフレーム数Ｎ＝
４、保護段数Ｌ＝３とし、データ幅８ビットのＲＡＭを
用い、１フレームのビット数分のカウントを行うフレー
ムカウンタと、このフレームカウンタからのキャリー信
号を２分周するＴ型フリップフロップ９−１を用いる例
を示したが、アドレスカウンタのキャリー信号をカウン
トする複数ビット分のバイナリーカウンタを用い、ＲＡ
Ｍの上位複数ビットを切り替えるようにすれば、単一の
ＲＡＭを用いて、より大きなマルチフレーム数のデータ
通信を行う場合にも対応することができる。
４、保護段数Ｌ＝３とし、データ幅８ビットのＲＡＭを
用い、１フレームのビット数分のカウントを行うフレー
ムカウンタと、このフレームカウンタからのキャリー信
号を２分周するＴ型フリップフロップ９−１を用いる例
を示したが、アドレスカウンタのキャリー信号をカウン
トする複数ビット分のバイナリーカウンタを用い、ＲＡ
Ｍの上位複数ビットを切り替えるようにすれば、単一の
ＲＡＭを用いて、より大きなマルチフレーム数のデータ
通信を行う場合にも対応することができる。
【００２１】
【発明の効果】この発明によれば、連続する多数フレー
ム分の同期パターンデータをあらかじめ定められた同期
パターンと比較することによって同期検出を行う際、マ
ルチフレーム数が多くとも、数少ないＲＡＭを用いて１
マルチフレーム分のデータを記憶することができ、回路
および装置の大型化することなく、またコストを上げる
ことなく対応することが可能となる。
ム分の同期パターンデータをあらかじめ定められた同期
パターンと比較することによって同期検出を行う際、マ
ルチフレーム数が多くとも、数少ないＲＡＭを用いて１
マルチフレーム分のデータを記憶することができ、回路
および装置の大型化することなく、またコストを上げる
ことなく対応することが可能となる。
【図１】この発明の実施例であるマルチフレームデータ
通信におけるフレーム同期回路の構成を示すブロック図
である。
通信におけるフレーム同期回路の構成を示すブロック図
である。
【図２】同回路の具体的回路構成例を示す図である。
【図３】図２各部のタイミング関係を示す図である。
【図４】図２各部の状態変化をステップ毎に示す図であ
る。
る。
【図５】図２各部の状態変化をステップ毎に示す図であ
る。
る。
【図６】図２各部の状態変化をステップ毎に示す図であ
る。
る。
【図７】図２各部の状態変化をステップ毎に示す図であ
る。
る。
【図８】図２各部の状態変化をステップ毎に示す図であ
る。
る。
【図９】図２各部の状態変化をステップ毎に示す図であ
る。
る。
【図１０】図２各部の状態変化をステップ毎に示す図で
ある。
ある。
【図１１】図２各部の状態変化をステップ毎に示す図で
ある。
ある。
【図１２】図２各部の状態変化をステップ毎に示す図で
ある。
ある。
【図１３】図２各部の状態変化をステップ毎に示す図で
ある。
ある。
【図１４】マルチフレームの構成を示す図である。
【図１５】マルチフレームのデータ列の例を示す図であ
る。
る。
【図１６】従来のフレーム同期回路の構成を示すブロッ
ク図である。
ク図である。
【図１７】従来のフレーム同期回路の具体的回路例を示
す図である。
す図である。
【図１８】図１７各部のタイミング関係を示す図であ
る。
る。
【図１９】図１７各部の状態変化をステップ毎に示す図
である。
である。
【図２０】図１７各部の状態変化をステップ毎に示す図
である。
である。
【図２１】図１７各部の状態変化をステップ毎に示す図
である。
である。
【図２２】図１７各部の状態変化をステップ毎に示す図
である。
である。
【図２３】図１７各部の状態変化をステップ毎に示す図
である。
である。
【図２４】図１７各部の状態変化をステップ毎に示す図
である。
である。
【図２５】図１７各部の状態変化をステップ毎に示す図
である。
である。
３ａ，３ｂ−バッファ ４ａ，４ｂ−レジスタ ９−１ −Ｔ型フリップフロップ ９−２ −ＥＸ−ＯＲ回路
Claims (1)
- 【請求項１】少なくとも１マルチフレーム分のデータを
記憶するＲＡＭと、 クロック信号を入力して１フレーム分のビット数をカウ
ントし、前記ＲＡＭに対するアドレス信号を生成するフ
レームカウンタと、 前記ＲＡＭに対するアドレスのうち上位の１ビットまた
は複数ビットを選択信号によって切替出力する上位アド
レス信号制御回路と、 前記ＲＡＭから読み出したデータを前記選択信号による
切替に応じて個別に一時記憶する複数のレジスタと、 各々が１フレーム内の同期パターンビット数に相当する
ビット数で、少なくともマルチフレーム数分の個数を備
え、前記クロック信号に同期して、記憶内容をシフトす
るとともに、前記レジスタの内容および新たに入力した
データを記憶するシフトレジスタと、 前記シフトレジスタの内容を同期パターンに比較する同
期パターン比較回路とから成るマルチフレームデータ通
信におけるフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273056A JPH06125340A (ja) | 1992-10-12 | 1992-10-12 | マルチフレームデータ通信におけるフレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273056A JPH06125340A (ja) | 1992-10-12 | 1992-10-12 | マルチフレームデータ通信におけるフレーム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06125340A true JPH06125340A (ja) | 1994-05-06 |
Family
ID=17522541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4273056A Pending JPH06125340A (ja) | 1992-10-12 | 1992-10-12 | マルチフレームデータ通信におけるフレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06125340A (ja) |
-
1992
- 1992-10-12 JP JP4273056A patent/JPH06125340A/ja active Pending
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