JPH0628286B2

JPH0628286B2 - リニア半導体集積回路

Info

Publication number: JPH0628286B2
Application number: JP63202199A
Authority: JP
Inventors: 文雄山藤; 和男冨塚
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-08-12
Filing date: 1988-08-12
Publication date: 1994-04-13
Anticipated expiration: 2009-04-13
Also published as: JPH0251250A

Description

【発明の詳細な説明】 (イ) 産業上の利用分野本発明は、半導体集積回路に関し、特にカスタムＩＣの
要求に答えらえる様に、機種展開の容易なパターン・レ
イアウトを有する半導体集積回路に関するものであり、
更には干渉を防止した半導体集積回路に関すものであ
る。

(ロ) 従来の技術一般に、特開昭５９−８４５４２号公報（Ｈ０１Ｌ２
１／７６）の如く、複数個の回路ブロックを同一の半導
体基板上に形成する半導体集積回路技術は、第１１図の
構成となっている。

第１１図は、半導体チップ(1)の概略平面図であり、ａ
乃至ｆは回路ブロックを示す。これらの回路ブロック
は、夫々取り扱う周波数および信号レベルが異なり、機
能も夫々異なる。

この回路ブロックは、第１２図の如くＰ^-型の半導体基
板(2)上のＮ型の領域(3)に形成され、各回路ブロック
は、その周辺に隣接する高濃度のP⁺型の領域(4)によっ
て区画されている。ここではブロックｂとブロックｃで
示してある。

この区画用のＰ⁺型の領域(4)は、その一端をＰ^-型の半
導体基板(2)に接するとともに、他端は半導体表面の酸
化膜(5)を通してグランドライン(6)にオーミック接続さ
れる。

グランドライン(6)は、各ブロックから集積回路の中央
部にまとめ、左端にあるグランドボンディングパッドＧ
ＮＤに延在されている。

次に各ブロック回路の電源ライン（Ｖcc）は、第１１図
に示すように、集積回路の外周部にまとめ、夫々個別に
電源ボンディングパッドに接続される。

一方、回路ブロックａ乃至ｆは、機能が異なるため、ブ
ロック内に存在する素子数が異なり、ブロック・サイズ
が夫々異なってしまう構成となっている。

(ハ) 発明が解決しようとする課題前述の如く、回路ブロックａ乃至ｆのサイズが異なるの
で、この回路ブロック全てを効率良く、半導体チップ
(1)内に収めるためには、各回路ブロックの大きさが相
互的に働いてしまい、同一チップ内への集積を難しくし
ている問題があった。

また回路ブロックａを削除し、例えば特性を改良した別
の回路ブロックａ′を入れたり、第１１図の回路ブロッ
ク構成に、更に別の機能を有する回路ブロックｇを追加
しようとした場合、各ブロックの大きさが異なるので全
てのパターンを作り直す必要があった。

従って近年、製品の寿命が非常に短かくなって来ている
中で、ユーザの希望する独自回路を、あるチップ内に組
み込もうとすると、ユーザは短絡期を希望するにもかか
わらず、回路パターンを作り直すために非常に長い納期
を必要としなければならない問題を有していた。

また回路ブロック間の信号配線やフィードバックライン
等の配線は、高周波の回路ブロックからの不要輻射によ
って干渉を生じる問題を有していた。

(ニ) 課題を解決するための手段本発明は、斯る課題に鑑みてなされ、半導体チップの中
央に、この半導体チップを第１および第２の領域に分割
し、この第１および第２の領域を区画ラインで実質的に
同一のサイズの多数のマットに分割し、複数の機能の異
なる電子ブロック回路を整数個のマットに集積し、また
分割領域に形成した第２のグランドラインおよび第２の
電源ライン以外に、配線の領域を設け、この配線を電子
回路ブロック間の信号線やフィードバックラインとし、
この配線上にシールドメタルを設けることで解決するも
のである。

また前記第１および第２の領域に夫々第２および第３の
分割領域を設け、前記分割領域と同様にシールドされた
配線を設けることで解決するものである。

(ホ) 作用本発明に依れば、区画ラインで半導体チップ上面を実質
的に同一サイズの多数のマットに分割し、複数の機能の
異なる電子回路ブロックを整数個のマット内に収容する
ことにより、電子回路ブロック毎の設計を行え且つ電子
回路ブロックを一定の素子数で分割しマット毎の設計が
行える様になる。従って電子回路ブロック毎に分割して
並行設計が可能であり、設計期間の大幅短縮を図れる。
また回路変更も電子回路ブロック毎に且つマット毎に行
えるので、ＩＣ全体の設計変更は不要となる。

一方、分割領域は半導体チップを第１および第２の領域
に分割し、半導体チップの左側より右側へ延在されてお
り、この領域を有効に使うことで配線を他の電極と交差
することなく設けられる。つまり第１図ではマットＥか
らマットＪの間、またはマットＫからマットＭの間の分
割領域は、縦方向に第１および第２の延長電極が設けら
れていないので、前記配線をこの領域内で任意に設けら
れる。また第２および第３の分割領域も同様に縦方向に
設けられる。

更にはこの配線にシールド電極を設けることで、この配
線に隣接する領域からの不要輻射を受けず、干渉を防止
できる。

(ヘ) 実施例先ず第１図を参照して本発明の実施例を詳述する。ここ
では説明の都合上、本発明の特徴の１つであるマット分
割の構成を述べてゆく。

半導体チップ(10)上面を二点鎖線で示す分割領域(11)を
用いて、実質的に同一形状で、第１および第２の領域(1
2)，(13)に２等分し、夫々の領域(12)，(13)は、Ａ〜
Ｊ，Ｋ〜Ｔのマットに分割されている。Ａ〜Ｊ，Ｋ〜Ｔ
の各マット間には電源ラインとグランドラインを隣接し
て並列に延在させた区画ライン(14)で区分されている。

区画ライン(14)を形成する電源ラインおよびグランドラ
インの配列は、各マットＡ〜Ｊ，Ｋ〜Ｔの左側に電源ラ
インを設け、右側にグランドラインが設けられる。従っ
て両端の区画ライン(14)のみが電源ラインまたはグラン
ドラインの一方で形成され、中間の区画ラインは両方で
構成されている。各マットＡ〜Ｊ，Ｋ〜Ｔに隣接する電
源ラインおよびグランドラインは、夫々のマットに集積
され、回路ブロックへの電源供給を行っている。

第１の領域(12)は、第３の領域(15)であるマットＡ〜マ
ットＤ、第４の領域(16)であるマットＥ〜マットＪに、
第２の分割領域(17)によって分割している。また第２の
領域(13)は、第５の領域(18)であるマットＫ〜マット
Ｍ、第６の領域(19)であるマットＮ〜マットＴに、第３
の分割領域(20)によって分割している。

マットＡ〜マットＤの第１の電源ライン(21)は、マット
の上端に形成された第３の電源ライン(22)に接続され、
電源パッドＶ_CC1に延在されている。またマットＥ〜マ
ットＪの第１の電源ライン(23)は、マットの上端に形成
された第３の電源ライン(24)に接続され、点でハッチン
グした第２層目の電極(25)によってクロスオーバーし、
第３の領域(15)の第３の電源ライン(22)と接続されてい
る。

一方、マットＡ〜マットＤの第１のグランドライン(26)
は、マットの下端に形成された第２のグランドライン(2
7)に接続され、第２の延長電極(28)を介してグランドパ
ッドＧＮＤ１に延在されている。またマットＥ〜マット
Ｊの第１のグランドライン(29)は、マットの下端に形成
された第２のグランドライン(30)に接続され、点でハッ
チングした第２層目の電極(31)によってクロスオーバー
し、第３の領域(15)の第２のグランドライン(27)と接続
されている。

またマットＫ〜マットＭは、後で明らかとなるが、Ｖ
_CC1，Ｖ_CC2，ＮＧＤ１，ＮＧＤ２とは別の電源およびグ
ランドパッドを用いている。

またマットＮ〜マットＴの第１の電源ライン(32)は、マ
ットの上端に形成された第２の電源ライン(33)に接続さ
れ、第１の延長電極(34)によって電源パッドＶ_CC2に延
在されている。前記マットＮ〜Ｔの第１のグランドライ
ン(35)は、マットの下端に形成された第３のグランドラ
イン(36)に接続され、グランドパッドＧＮＤ２に延在さ
れている。またマットＥの左側辺より右回りに半導体チ
ップ周辺にグランドライン(37)が延在され、グランドパ
ッドＧＮＤ２に接続している。

上述した区画ライン(14)で区分される各マットＡ〜Ｊ，
Ｋ〜Ｔは、実質的に同一の大きさの形状に形成され、具
体的には幅をＮＰＮトランジスタ６個が並べられるよう
に設定され、長さは、設計上容易な一定の素子数、例え
ば約１００素子がレイアウトできるように設定されてい
る。このマットの大きさについては、ＩＣ化する電子回
路ブロックにより、設計し易い素子数に応じて任意に選
択できる。

マット内に集積される回路素子は、トランジスタ、ダイ
オード、抵抗およびコンデンサにより構成され、通常の
ＰＮ分離によって分離され、各素子の結線は、２層配線
の１層目の電極層によって接続され、例外的に２層目の
電極でクロスオーバーされている。

次に第８図Ａおよび第８図Ｂを参照して、マット内に集
積される回路素子と区画ライン(14)について具体的に説
明する。

第８図ＡはマットＢ付近の拡大上面図である。左の一点
鎖線で示した区画ライン(40)は、マットＡとマットＢの
間に設けられる区画ライン(14)であり、右の一点鎖線で
示した区画ライン(41)は、マットＢとマットＣの間に設
けられる区画ライン(14)である。そしてこの区画ライン
(40)，(41)の間には、点線で示したトランジスタ(42)、
ダイオード(43)、抵抗(44)およびコンデンサ(45)が集積
されている。図面ではこれらの素子が粗になっている
が、実際は高密度に集積されている。またマット内の素
子間の配線は、一点鎖線で示す第１層目の電極層(46)で
実質的に形成され、マットＡとマットＢおよびマットＢ
とマットＣのマット間の配線、例えば信号ラインやフィ
ードバックラインが実線で示す第２層目の電極層(47)で
形成されている。そしてこれらの第１層目および第２層
目の電極層(46)，(47)は×印で示したコンタクト領域で
接続されている。

第８図Ｂは第８図ＡにおけるＡ−Ａ′線の断面図であ
る。Ｐ型の半導体基板(48)上にＮ型のエピタキシャル層
(49)が積層されており、このエピタキシャル層(49)表面
より前記半導体基板(48)に到達するＰ⁺型の分離領域(5
0)が形成され、多数のアイランド領域が形成されてい
る。このアイランド領域(51)内にはＮＰＮトランジスタ
(42)、ダイオード(43)、抵抗(44)およびコンデンサ(45)
等が作られており、ＮＰＮトランジスタ(42)のコレクタ
領域(52)と前記半導体基板(48)との間にはＮ⁺型の埋込
み領域(53)が形成されている。前記エピタキシャル層(4
9)の表面には例えばＣＶＤ法によりシリコン酸化膜(54)
が形成され、このシリコン酸化膜(54)上には、第１層目
の電極層(46)が形成されている。またこの第１層目の電
極層(46)を覆うように、例えばＰＩＸ等の絶縁膜(55)が
形成され、この絶縁膜(55)上に第２層目の電極層(47)が
形成されている。また電源ライン(56)およびグランドラ
イン(57)は、前記分離領域(50)上に設けられ、グランド
ライン(57)はこの分離領域(50)とオーミンクコンタクト
しており、基板電位の安定化をはかっている。

更に具体的には、第１図の如く第１の領域(12)にはＡ〜
Ｊの１０個のマットを形成し、第２の領域(13)にはＫ〜
Ｔの１０個のマットを形成し、マットを約１００素子集
積できる実質的に同一スペースにし、各マット間は区画
ライン(14)で区分している。

斯上した２０個のマット内には第９図に示すＡＭ／ＦＭ
ステレオチューナー用１チップＩＣが形成される。第９
図はこの電子ブロック回路を説明するブロック図であ
り、ＦＭフロントエンドブロック(60)、ＦＭ−ＩＦブロ
ック(61)、ノイズキャンセラーブロック(62)、マルチプ
レックスデコーダーブロック(63)、ＡＭチューナーブロ
ック(64)の計５つの電子回路ブロックから構成されてい
る。各回路ブロックは周知のものであるが、その機能を
簡単に説明する。

先ずＦＭフロントエンドブロック(60)はＦＭ放送の選局
部分であり、数十MHz〜数百MHzのＦＭ放送信号を受信
し、１０．７MHzの中間周波信号に周波数変換するもの
であり、素子数としては約２５０個を有するのでＫ〜Ｍ
のマットに集積されている。次にＦＭ−ＩＦブロック(6
1)は、この中間周波信号を増幅し、その後検波しオーデ
ィオ信号を得るものであり、素子数としては約４３０個
を有するのでＥ〜Ｉのマットに集積されている。続いて
ノイズキャンセラーブロック(62)は、イグニッションノ
イズ等のパルスノイズを除去するもので、約２７０個の
素子を有するのでＮ〜Ｐのマットに集積されている。更
にマルチプレックスデコーダーブロック(63)は、ステレ
オ信号をステレオ復調するブロックであり、約３９０個
の素子を有するためＱ〜Ｔのマットに集積されている。
最後に、ＡＭチューナーブロック(64)は、ＡＭ放送の選
局部分であり、アンテナ受信したＡＭ放送信号を中間周
波数（４５０KHz）に変換し、検波してオーディオ出力
を得るものであり、約３５０個の素子を有するのでＡ〜
Ｄのマットで集積される。

更には第１０図Ａ、第１０図Ｂおよび第１０図Ｃに、夫
々ＡＭチューナーブロック(64)、フロントエンドブロッ
ク(60)とＦＭ−ＩＦブロック(61)およびマルチプレック
スデコーダーブロック(63)を更にブロック化した図を示
す。

先ず第１０図ＡのＡＭチューナーブロック(64)内の局部
発振回路（ＯＳＣ）(65)がマットＡに、混合回路（ＭＩ
Ｘ）(66)がマットＢに、自動利得制御回路（ＡＧＣ）(6
7)、高周波増幅回路（ＲＦ）(68)および中間周波増幅回
路（ＩＦ）(69)がマットＣに、検波回路（ＤＥＴ）(70)
がマットＤに実質的に集積され、第１図の如く電源パッ
ドＶ_CC1よりたこ足状に４本延在された第３の電源ライ
ン(22)を介し、Ａ〜Ｄのマットの第１の電源ライン(21)
にＶ_CCを供給している。またクランドパッドＧＮＤ１は
マットＭとマットＮの間に設けられたたこ足状の４本の
第２の延長電極(28)を介して一端第１の分割領域(11)上
の第２のグランドライン(27)に接続され、夫々の第２の
グランドライン(27)はＡ〜Ｄのマットの第１のグランド
ライン(26)に接続されている。

次に第１０図Ｂの高周波増幅回路(71)、混合回路(72)お
よび局部発振回路(73)で構成されるフロントエンドブロ
ック(60)は、数μＶと極めて小さいレベルの信号を扱う
ため、他の回路ブロック特にＦＭ−ＩＦブロック(61)か
らの干渉を嫌い、またこのブロック内にある局部発振回
路(73)がそれ自身発振し、不要輻射を発生させる。その
ため特にＦＭ−ＩＦブロック(61)と離間させ、ＯＳＣブ
ロック(73)が一番干渉を嫌うため別の電源Ｖ_CC3,
Ｖ_CC4，ＧＮＤ３，ＧＮＤ４を用いている。

すなわちＦＭ−ＩＦブロック(61)と対角線状にあるＫ〜
Ｍのマットに集積され、一番コーナとなるマットＫに局
部発振回路(73)を集積し、その両側には別のパッドＶ
_CC4およびＧＮＤ４を通して第１の電源ラインおよびグ
ランドラインが設けてある。また他のＬ，Ｍのマット
は、Ｖ_CC3およびＧＮＤ３を通して、夫々の第１の電源
ラインおよびグランドラインが設けてある。

一方、中間周波増幅回路(74)、検波回路(75)およびＳメ
ータ(76)等で構成されるＦＭ−ＩＦブロック(61)は、Ｅ
〜Ｉのマットに集積され、検波回路(75)がマットＩに、
Ｓメータ(76)等がマットＧに、更には中間周波増幅回路
(74)中のリミッタ回路およびミュート回路等が、Ｅ，Ｆ
とＧのマットに実質的に集積されている。

ここでは利得が８０〜１００dbと極めて高いリミッタ回
路と信号レベルの大きい検波回路(75)、前記リミッタ回
路と信号レベルの大きいＳメータ(76)は帰還による発振
を生じ、検波回路(75)とＳメータ(76)は相互干渉による
特性悪化が生じるため、マットＥ，Ｆ，Ｇの第１の電源
ライン(23)は、１本の第３の電源ライン(24)に、マット
Ｈ，Ｉの第１の電源ライン(23)は、１本の第３の電源ラ
イン(24)に接続されている。またマットＪはＧユーザか
らのオプション回路を集積されるものであり、この第１
の電源ライン(23)も１本の第３の電源ライン(24)に接続
されている。

またＥ〜Ｊのマットにある第１のグランドライン(29)
は、グランドパッドＧＮＤ１から第２の延長電極(28)が
延在されて一端接続された第２のグランドライン(27)
と、前述と同様に接続されている。

続いて、第１０図Ｃのマルチプレックスデコーダーブロ
ック(63)の直流増幅回路(77)、デコーダ回路(78)、ラン
プドライバー回路(79)がマットＱとマットＲに、また位
相比較回路(80)、ローパスフィルタ回路(81)、電圧制御
発振器(82)および分周回路(83)等がマットＳとマットＴ
に実質的に集積されている。また電源パッドＶ_CC2より
たこ足状に３本延在された第１の延長電極(34)は、ＡＭ
チューナーブロック(64)とＦＭ−ＩＦブロック(61)との
間を通り、第１の分割領域(11)上の第２の電源ライン(3
3)へ一端接続される。そして１本がマットＱとＲへ、１
本がマットＳとＴへ、更に１本がノイズキャンセラーブ
ロック(62)となるＮ〜Ｐのマットへ伸びている。

一方、グランドパッドＧＮＤ２はたこ足状に２本の第３
のグランドライン(36)に接続され、前述と同様に、Ｎ〜
Ｐのマット、Ｑ，Ｒのマット、Ｓ，Ｔのマットへ伸びて
いる。

更にブロック間の相互干渉の防止を目的としてパッドＶ
_CC1，Ｖ_CC2、パッドＧＮＤ１，ＧＮＤ２を夫々分け使用
し、パッドＶ_CC1，Ｖ_CC2は１本のリードに接続され、パ
ッドＧＮＤ１，ＧＮＤ２は１本のリードに接続されてい
る。これはパッドＶ_CC1の変動を直接パッドＶ_CC2に伝え
ることを防止し、しかも金属細線を２本用いることで、
この金属細線のインピーダンスを低下させている。その
ためリードに入ったパルスノイズ等を、前記インピーダ
ンスを介して増幅させず、電圧変動を防止することがで
きる。

以上がマット分割の説明であり、この特徴点を一例して
みる。例えばＡＭチューナーブロック(64)が不要であれ
ば、Ａ〜Ｄのマットに、マルチプレックスデコーダーブ
ロック(63)となる４つのマットをそのまま集積化し、余
ったマットＱとマットＲに例えばマットＩとＪを集積化
する。従ってＩ，Ｊ，Ｓ，Ｔのマットが余分となるの
で、このマットを削除すればマットの配置が四角形のチ
ップ内に整然と収納することができる。ここではマット
内の１層目の配線はそのまま使い、マット間の配線およ
びブロック間の配線のみを考えれば良い。

またＦＭ−ＩＦブロック(61)の一部改良の際は、例えば
改良部となるマットＦのみを取り出して改良すれば良
く、他のマットＥ，Ｇ，Ｈはそのまま使うことができ
る。またユーザのオプションとなる別のブロックを追加
する時は、全部のマットはそのまま使い、このブロック
に必要な数だけマットを追加すれば良いし、またここで
はマットＪをこのオプション用マットとしている。

つまり同一寸法のマットをマトリックス状に形成してあ
るため、入替え、追加、および削除が非常に容易とな
る。

次にシールド電極について説明をしていく。第１図の斜
線でハッチングした領域がシールド電極であり、このシ
ールド電極の構成を第３図乃至第７図に示した。また太
い実線は配線を示す。

前述したように第１の分割領域(11)には、第２の電源ラ
イン(33)と第２のグランドライン(30)が第１層目に左側
より右側に平行して設けられており、第２の分割領域(1
7)と第３の分割領域(20)には、第１の延長電極(34)と第
２延長電極(28)が第１層目に設けられている。前記第１
の分解領域(11)の幅を広げると、例えばマットＦとマッ
トＧの第１のグランドランインと接続されている第２の
グランドライン(30)と、マットＨとマットＩの第１のグ
ランドラインと接続されている第２のグランドライン(3
0)との間隔を広げることができる。従ってマットＨより
点ｆまで配線を設けることができる。またマットＪの第
２のグランドライン(30)と、マットＳとマットＴの第２
の電源ライン(33)との間隔を広げれば、マットＥの下方
よりマットＪの下方まで配線を設けることができる。

このように第１の延長電極(34)と第２の延長電極(28)が
集中している領域を除いて、第１の分割領域(11)を配線
領域として活用できる。前記第２および第３の分割領域
(17)，(20)も同様に活用でき、一例をマットＭから点
ａ，ｂ，ｃを通ってマットＥに接続する配線で示した。

更に配線を詳しく述べると、マットＨより延在された配
線は、点ｆまで水平に延在され、点ｆから点ｅまでは垂
直に延在され、第１層目に形成されている。この点ｅか
ら点ｄは、前記第２の電源ライン(33)とクロスオーバー
するために第２層目に形成されている。またマットＭよ
り延在された配線は、点ａより点ｂまでは水平に延在さ
れ、前記第２の延長電極(28)をクロスオーバーするため
に、第２層目に形成され、この点ｂより点ｃまでは点で
ハッチングした第２層目の電極を回避するために、第１
層目に形成されている。前記点ｃよりマットＥまでは、
第１の延長電極(34)をクロスオーバーするために、第２
層目に形成されている。以上の如き構成において、第１
層目に形成されている配線部分は、実質的にすべてシー
ルド電極を第２層目に設けられる。この一例を斜線でハ
ッチングした領域に示す。このシールド電極、配線およ
び半導体基板の関係を図のＡ−Ａ′線の断面図として第
３図乃至第７図に示す。

また第２図に、前記第１乃至第３の分割領域(11)，(1
7)，(20)に形成したダミーアイランド(90)を示す。この
ダミーアイランド(90)は、図の如く、４重となっている
が、この数はこの限りではない。このダミーアイランド
(90)は、第３図を見ても判る通りグランド電位が与えら
れる半導体基板(91)に到達しているＰ^K型の分離領域(9
2)で囲まれたＮ型のエピタキシャル層より成るので、こ
のＰＮ接合により障壁が形成され、リーク電流の防止を
可能とする。

次に第３図乃至第７図の断面図について説明をする。先
ず第３図は、Ｐ型の分離領域(92)で囲まれたＮ型のダミ
ーアイランド(90)が２つあり、このダミーアイランド(9
0)上の第１層目の絶縁膜を介して、配線(93)が設けてあ
る。この配線(93)の両側に第１のシールド電極(94)が設
けてあり、この配線(93)と第１のシールド電極(94)を被
覆するように第２層目の絶縁膜が形成され、更にこの第
２層目の絶縁膜を介して前記第１のシールド電極(94)と
オーミックコンタクトし、第１のシールド電極(94)と配
線(93)を覆うように第２のシールド電極(95)が形成され
ている。ここで第２のシールド電極(95)は、Ｖ_CCまたは
ＧＮＤを印加しても良い。

次に第４図は、第３図とほぼ同一であるが、前記第１の
シールド電極(94)が、Ｎ型のアイランド領域(90)とオー
ミックコンタクトしている。ここで第２のシールド電極
(95)は、Ｖ_CCに印加しても良い。

続いて第５図は、Ｐ型の分離領域(92)に第１のシールド
電極(94)がオーミックコンタクトしており、ダミーアイ
ランド領域(90)に配線が設けられている。そのため第２
のシールド電極(95)はＧＮＤに印加されている。

続いて第６図は、前述した例と異なり３層構造となって
いる。第１層目に形成されている第１のシールド電極(9
4)は、分離領域(92)とオーミックコンタクトしている。
配線(93)は第２層目に形成され、この配線(93)の両側に
第２のシールド電極(95)が、前記第１のシールド電極(9
4)とオーミックコンタクトとして形成され、更に前記第
２のシールド電極(95)と配線(93)を覆うように第３層目
の第３のシールド電極(96)が形成されている。

ここで第１層目の第１のシールド電極(94)は、例えばマ
ット内に形成するポリシリコン低抗体と同じものでも良
い。また前述した構成は、従来から使用されている一芯
のシールド線と同様な効果を生ずる。

更に第７図は、Ｐ型の分離領域(92)上に配線(93)とシー
ルド電極が設けられる例であり、ここでは第１のシール
ド電極(94)が分離領域(92)とオーミックコンタクトして
いるが、この限りでない。また第６図の如く３層構造で
も良い。以上配線(93)が第１の分割領域(11)上に設けら
れた場合で説明したが、前記第２および第３の分割領域
(17)，(20)も同様に、第３図乃至第７図の構成は実施で
きる。

(ト) 発明の効果以上の説明からも明らかな如く、第１に区画ライン(14)
で半導体チップ(10)上面を実質的に同一サイズの多数の
マットに分割し、複数の機能の異なる電子回路ブロック
を整数個のマットに収容すると、電子回路ブロック毎に
並行して設計ができ、設計期間を大幅に短縮できる。ま
た電子回路ブロックを一定の素子数で分割し、マット毎
の設計が行えるので、マット毎の並行設計もできる。ま
た削除、追加および修正等の回路変更も電子回路ブロッ
ク毎またはブロック毎に設計できるので、ブロック毎ま
たはマット毎の変更のみで足り、ＩＣ全体の設計変更が
不要となる。更にはマットを基本ブロックとしてセル化
できるので、一端設計を終了すれば、この後の回路変更
の際、変更するマットのみの修正だけで、他のマットは
そのまま使え信頼性が非常に高くなる。

また分割領域(11)，(17)，(20)の幅を広げることで、配
線(93)をこの分割領域に設けられる。しかも第２のグラ
ンドライン(30)や第２の電源ライン(33)の位置を変える
ことで、前記第１および第２の延長電極(34)，(28)を除
いた第の分割領域(11)に、水平に任意の長さで配線を設
けられる。一方、前記第１および第２の延長電極の位置
を変えることによって、前記第２および第３の分割領域
(17)，(20)にも配線が設けられる。

第２に、分割領域(11)，(17)，(20)に形成された分離領
域(92)やダミーアイランド(90)を活用することで、有効
にシールドできる。つまり第３図の如く、第１および第
２のシールド電極(94)，(95)を設けることで、上方およ
び側方からの不要輻射を防止できる。また第４図はＮ型
のアイランド領域(90)、第５図はＰ型の分離領域(92)と
半導体基板(91)、第６図は第１のシールド電極(94)、第
７図はＰ型の分離領域(92)によって配線の下層もシール
ドでき、従来より使用されている一芯のシールド線の如
く使用できる。従って電気回路ブロックからの不要輻射
を受けず干渉を防止できる。

【図面の簡単な説明】

第１図は、本発明の半導体装置を示す平面図、第２図は
第１図に形成されるダミーアイランドを示す図、第３図
は第１図で用いるシールド電極の一例を示す図、第４図
は第１図で用いるシールド電極の一例を示す図、第５図
は第１図で用いるシールド電極の一例を示す図、第６図
は第１図で用いるシールド電極の一例を示す図、第７図
は第１図で用いるシールド電極の一例を示す図、第８図
ＡはマットＢの部分拡大図、第８図Ｂは第８図ＡのＡ−
Ａ′線における断面図、第９図はＡＭ／ＦＭステレオチ
ューナーブロック回路図、第１０図Ａは、ＡＭチューナ
ーブロック図、第１０図ＢはＦＭフロントエンドブロッ
クとＦＭ−ＩＦブロックを説明する図、第１０図Ｃはマ
ルチプレックスデコーダーブロック図、第１１図は従来
の半導体集積回路の平面図、第１２図は第１１図におけ
るブロックｂとブロックｃの間の断面図である。 (10)……半導体チップ、(11)……分割領域、(12)……第
１の領域、(13)……第２の領域、(14)……区画ライン、
(15)……第３の領域、(16)……第４の領域、(17)……第
２の分割領域、(18)……第５の領域、(19)……第６の領
域、(20)……第３の分割領域、(27)，(30)……第２のグ
ランドライン、(33)……第２の電源ライン、(90)……ダ
ミーアイランド、(93)……配線、(94)……第１のシール
ド電源、(95)……第２のシールド電極、(96)……第３の
シールド電極。

フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/04 Ａ 8427−4Ｍ

Claims

【特許請求の範囲】

【請求項１】半導体チップの半導体層中央に、この半導
体チップを第１の領域および第２の領域に実質的に分割
する分割領域と、この第１の領域および第２の領域に位置付けられ、実質
的に同じサイズの形状が複数個で成る前記半導体層内に
形成される半導体素子の配置領域（マット）と、この配置領域（マット）の一側辺に設けられた第１の電
源ラインと、この一側辺と対向する他側辺に設けられた
第１のグランドラインと、この第１の電源ラインおよび第１のグランドラインを前
記半導体チップ周辺の電源パッドおよびグランドパッド
と電気的に接続するために、この第１の電源ラインおよ
び第１のグランドラインと直交する方向に前記分割領域
に配置された第２の電源ラインおよび第２のグランドラ
インと、回路の大きさが実質的に異なる機能別に分けられた複数
の電子回路ブロックとより成るリニア電子回路の半導体
素子が前記配置領域（マット）内に形成されるリニア半
導体集積回路であって、前記機能別に分けられた電子回路ブロックの全ての半導
体素子は、前記配置領域（マット）を単位としてこの電
子回路ブロックの総半導体素子数を分割して得られる複
数個の配置領域（マット）に、実質的に形成され、前記第２の電源ライン間または前記第２のグランドライ
ン間に、前記マット間をつなぐ信号線を設けることを特
徴としたリニア半導体集積回路。
【請求項２】前記配線上にシールド電極を設けた請求項
第１項記載のリニア半導体集積回路。
【請求項３】前記分割領域の前記半導体層には、この半
導体層を分離する分離領域が設けられ、この分離領域と
前記シールド電極が電気的に接続される請求項第２項記
載のリニア半導体集積回路。
【請求項４】前記分離領域で完全に囲まれたダミーアイ
ランドが前記分割領域に設けられ、このダミーアイラン
ドと前記シールド電極が電気的に接続される請求項第２
項記載のリニア半導体集積回路。