JPH0474866B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は、半導体集積回路に関し、特にカスタ
ムICの要求に答えられる様に、機種展開の容易
なバターン・レイアウトに関するものである。 (ロ) 従来の技術 一般に、特開昭59−84542号公報（H01L21／
76）の如く、複数個の回路ブロツクを同一の半導
体基板上に形成する半導体集積回路技術は、第８
図の構成となつている。 第８図は、半導体チツプ１０１の概略平面図で
あり、ａ乃至ｆは回路ブロツクを示す。これらの
回路ブロツクは、夫々取り扱う周波数および信号
レベルが異なり、機能も夫々異なる。 この回路ブロツクは、第９図の如くP^-型の半
導体基板１０２上のＮ型の領域１０３に形成さ
れ、各回路ブロツクは、その周辺に隣接する高濃
度のP⁺型の領域１０４によつて区画されている。
ここではブロツクｂとブロツクｃで示してある。 この区画用のP⁺型の領域１０４は、その一端
をP^-型の半導体基板１０２に接するとともに、
他端は半導体表面の酸化膜１０５を通してグラン
ドライン１０６にオーミツク接続される。 グランドライン１０６は、各ブロツクから集積
回路の中央部にまとめ、左端にあるグランドボン
デイングパツドGNDに延在されている。 次に各ブロツク回路の電源ラインV_CCは、第８
図に示すように、集積回路の外周部にまとめ夫々
個別に電源ボンデイングパツドに接続される。一
方、回路ブロツクａ乃至ｆは、機能が異なるた
め、ブロツク内に存在する素子数が異なり、ブロ
ツク・サイズが夫々異なつてしまう構成となつて
いる。 (ハ) 発明が解決しようとする課題 前述の如く、回路ブロツクａ乃至ｆのサイズが
異なるので、この回路ブロツク全てを効率良く、
半導体チツプ１０１内に収めるためには、各回路
ブロツクの大きさが相互的に働いてしまい、同一
チツプ内への集積を難しくしている問題があつ
た。 また回路ブロツクａを削除し、例えば特性を改
良した別の回路ブロツクa′を入れたり、第８図の
回路ブロツク構成に、更に別の機能を有する回路
ブロツクｇを追加しようとした場合、各ブロツク
の大きさが異なるので全てのパターンを作り直す
必要があつた。 一方、回路ブロツクに含まれるMOS型のコン
デンサは、面積が非常に大きいため、この回路ブ
ロツクへの配置を難しくしていた。 従つて近年、製品の寿命が非常に短かくなつて
来ている中で、ユーザの希望する独自回路を、あ
るチツプ内に組み込もうとすると、ユーザは短納
期を希望するにもかかわらず、回路パターンを作
り直すために非常に長い納期を必要としなければ
ならない問題を有していた。 またMOS型のコンデンサは、一般にP⁺型の分
離領域やN⁺型の埋込み領域で囲まれたＮ型の島
領域内に形成されるため、PN接合容量を生じ
る。このPN接合容量は、Ｎ型の島領域とP⁺型の
分割領域との接合やＮ型の島領域あるいはN⁺型
の埋込み領域とＰ型の半導体基板との接合で生じ
る。一方、このMOS型のコンデンサは、非常に
面積が大きいため、自ずと前記PN接合面積も増
大し、容量値が非常に大きくなる。従つて半導体
基板へこのコンデンサからのリーク電流が流れ、
他の電子回路ブロツクへ悪影響を与える問題を有
していた。 (ニ) 課題を解決するための手段 本発明は、斯る課題に鑑みてなされ、区画ライ
ン４で半導体チツプ１上面を実質的に同一のサイ
ズの多数のマツトに分割し、複数の機能の異なる
電子回路ブロツクを１つ以上の整数個のマツト内
に収容し、この電子回路ブロツクに含まれるコン
デンサ７の特定のマツトに集積することで解決す
るものである。 またコンデンサ７が集積される特定のマツトの
周辺やマツトの領域内に、分離領域１８とコンタ
クトする電極２６，２７，２８を設け、この電極
によりリーク電流を吸い出して解決するものであ
る。 (ホ) 作用 本発明に依れば、区画ライン４で半導体チツプ
１上面を実質的に同一サイズの多数のマツトに分
割し、複数の機能の異なる電子回路ブロツクを整
数個のマツト内に収容し、また前記電子回路ブロ
ツクに含まれるコンデンサ７を、前記整数個のマ
ツト内の特定マツトに集積し、このコンデンサ７
を多層で所望の回路をつなぐので、コンデンサの
レイアウトが非常に容易となり、また電子回路ブ
ロツク毎の設計を行え且つ電子回路ブロツクを一
定の素子数で分割しマツト毎の設計が行える様に
なる。従つて電子回路ブロツク毎に分割して並行
設計が可能であり、設計期間の大幅短縮を図れ
る。また回路変更も電子回路ブロツク毎に且つマ
ツト毎に行えるので、IC全体の設計変更は不要
となる。 一方、コンデンサが集積される特定のマツトの
周辺には、第２図Ａ乃至第２図Ｃのように、P⁺
型の分離領域１８とコンタクトするグランドライ
ン２７や、P⁺型の分離領域１８とコンタクトす
るグランドライン２６と櫛歯状に配置される吸出
し電極２８を形成し、前記MOS型のコンデンサ
７の下層より生じるリーク電流を、この電極２
６，２７，２８で吸い出している。またコンデン
サが特定のマツトに集積されているため、この特
定のマツト周囲で集中的にリーク電流を吸い出す
ことができる。従つて他の電子回路ブロツクへ影
響を及ぼすリーク電流を無くすことができる。 (ヘ) 実施例 先ず第１図を参照して本発明の第１の実施例を
詳述する。 半導体チツプ１上面はＡ〜Ｊの10個のマツトに
分割されている。Ａ〜Ｊの各マツト間には電源ラ
イン２とグランドライン３を隣接して並列に延在
させた区画ライン４で区分されている。 区画ライン４を形成する電源ライン２およびグ
ランドライン３の配列は各マツトＡ〜Ｊの左側に
実線で示す電源ライン２を設け、右側に一点鎖線
で示すグランドライン３が設けられる。従つて両
端に当るマツトＡとマツトＪの区画ラインのみが
電源ライン２またはグランドライン３の一方で形
成され、中間の区画ラインは両方で構成されてい
る。各マツトＡ〜Ｊに隣接する電源ライン２およ
びグランドライン３は、夫々のマツトに集積さ
れ、回路ブロツクへの電源供給を行つている。 また各区画ライン４の電源ライン２とグランド
ライン３は、マツトの上方と下方に形成された第
１の供給ライン５と第２の供給ライン６に夫々対
向して櫛歯状に接続され、この第１および第２の
供給ライン５，６は、ペレツトの周辺に設けられ
たパツドの中の電源パツドV_CCおよびグランドパ
ツドGNDに導かれている。 後で明らかとなるが、各電源ライン２、グラン
ドライン３、および第１および第２の供給ライン
５，６は、原則的には２層配線の内の１層配線で
実現されている。 上述した区画ライン４で区分される各マツトＡ
〜Ｊは、実質的に同一の大きさの形状に形成さ
れ、具体的には幅をNPNトランジスタ６個が並
べられるように設定され、長さは、設計上容易な
一定の素子数、例えば約100素子がレイアウトで
きるように設定されている。このマツトの大きさ
については、IC化する電子回路ブロツクにより、
設計し易い素子数に応じて任意に選択できる。 マツト内に集積される回路素子は、トランジス
タ、ダイオード、抵抗およびコンデンサにより構
成され、通常のPN分離によつて分離され、各素
子の結線は、２層配線の１層目の電極層によつて
接続され、例外的に２層目の電極でクロスオーバ
ーされている。また後で明らかとなるが、マツト
Ｅ乃至マツトＪの電子回路ブロツクに含まれる主
なコンデンサ７を、破線の四角形をマツトＥに集
積化している。 次に第３図Ａおよび第３図Ｂを参照して、マツ
ト内に集積される回路素子と区画ライン４につい
て具体的に説明する。 第３図ＡはマツトＢ付近の拡大上面図である。
左の一点鎖線で示した区画ライン８は、第１図の
マツトＡとマツトＢの間に設けられる区画ライン
４であり、右の１点鎖線で示した区画ライン９
は、第１図のマツトＢとマツトＣの間に設けられ
る区画ライン４である。そしてこの区画ライン
８，９の間には、点線で示したトランジスタ１
０、ダイオード１１、抵抗１２およびコンデンサ
１３が集積されている。図面ではこれらの素子が
粗になつているが、実際は高密度に集積されてい
る。またマツト内の素子間の配線は、１点鎖線で
示す第１層目の電極層１４で実質的に形成され、
マツトＡとマツトＢおよびマツトＢとマツトＣの
マツト間の配線、例えば信号ラインやフイードバ
ツクラインが実線で示す第２層目の電極層１５で
形成されている。そしてこれらの第１層目および
第２層目の電極層１４，１５は×印で示したコン
タクト領域で接続されている。 第３図Ｂは第３図ＡにおけるＡ−A′線の断面
図である。Ｐ型の半導体基板１６上にＮ型のエピ
タキシヤル層１７が積層されており、このエピタ
キシヤル層１７表面より前記半導体基板１６に到
達するP⁺型の分離領域１８が形成され、多数の
アイランド領域が形成されている。このアイラン
ド領域１９内にはNPNトランジスタ１０、ダイ
オード１１、抵抗１２およびコンデンサ１３等が
作られており、NPNトランジスタ１０のコレク
タ領域２０と前記半導体基板１６との間、または
アイランドと基板１９との間には、N⁺型の埋込
み領域２１が形成されている。前記エピタキシヤ
ル層１７の表面には例えばCVD法によりシリコ
ン酸化膜２２が形成され、このシリコン酸化膜２
２上には、第１層目の電極層１４が形成されてい
る。またこの第１層目の電極層１４を覆うよう
に、例えばPIX等の絶縁膜２３が形成され、この
絶縁膜２３上に第２層目の電極層１５が形成され
ている。また電源ライン２およびグランドライン
３は、前記分離領域１８上に設けられ、グランド
ライン３はこの分離領域１８とオーミツクコンタ
クトしており、基板電位の安定化をはかつてい
る。 次に、本構成に組み込む電子回路ブロツクとマ
ツトとの関係について述べる。ここでは第６図に
示す２つの電子回路ブロツク、例えばステレオ信
号をステレオ復調するマルチプレツクスデコーダ
ーブロツク２４と、中間周波信号を増幅し、その
後検波しオーデイオ信号を得るFM−IFブロツク
２５が組み込まれる。 このマルチプレツクスデコーダーブロツク２４
の素子数は約390個であり、FM−IFブロツク２
５は約430個である。従つて前者は、100素子以下
を目安にしして４つの部分に分け、Ａ〜Ｄまでの
マツトに夫々を集積化してゆき、各マツト間の機
能は、前述の如く２層目の電極層１５を設けて電
子回路ブロツクを実現している。また後者も、
100素子以下を目安にして５つの部分に分け、Ｅ
〜Ｉまでのマツトに夫々を集積化してゆき、各マ
ツト間の機能は、前述の如く２層目の電極層１５
を設けて電子回路ブロツクを実現している。また
マツトＪは、ユーザからのオプシヨン回路を集積
化するものであり、例えば本ICの性能を更に向
上させるための回路が集積化されている。 一方、FM−IFブロツク２５に組み込まれるコ
ンデンサ７は、マツトＥに集積されている。第１
図には、破線で示すコンデンサが11個形成されて
いる。そしてこのマツトＥのコンデンサが形成さ
れる領域から生じるリーク電流を、マツトＥの両
側に形成した一点鎖線で示すグランドライン２
６，２７や、グランドライン２６と櫛歯状に配置
された吸出し電極２８で吸い出している。このマ
ツトＥの部分拡大図を第２図Ａに示す。 一点鎖線で示した一番太い電極２９，３０が、
第１図のマツトＥの両側に形成したグランドライ
ン２６，２７である。この２本のグランドライン
２９，３０の間にはMOS型のコンデンサ７が形
成されており、点でハツチングした部分がコンデ
ンサの上層電極３１に相当し、第１層目に形成さ
れている。またこの上層電極３１は、右側の×印
で示したコンタクト３２を介して第２層目の電極
３３とオーミツクコンタクトし、この電極３３は
右側へ延在されて、本電子回路ブロツクに含まれ
る回路素子と接続されている。また前記上層電極
３１の上下または左右に×印で示したコンタクト
３４は、第２図Ｂに示すこの上層電極３１の下層
に形成されたＰ型の拡散領域３５とコンデンサの
下層電極に該当する電極３６とのコンタクト部分
を示す。ここで前記電極３６は以下下層電極と呼
ぶ、この下層電極層３６は、前記上層電極３１と
同様に、コンタクト３７を介して２層目の電極３
８とコンタクトし、この２層目の電極３８は、右
側へ延在されて、本電子回路ブロツクに含まれる
回路素子と接続されている。 ここで上層電極３１のコンタクト３２は、グラ
ンドライン３０の左側近傍に設けてあり、ここか
らマツトＦの方向へ延在される２層目の電極３３
の交差を防止するために直線状に設けられてい
る。 また回路の信号の流れは、マツトＦの上から下
へ流れるようになつているので、このコンデンサ
も、実質的に回路順に上から下へ設けられてい
る。 次に本ICの断面図を説明する。第２図ＡのＡ
−A′線およびＢ−B′線の断面図を第２図Ｂおよ
び第２図Ｃに説明する。 先ずＰ型の半導体基板１６があり、この半導体
基板１６上にＮ型のエピタキシヤル層１７が積層
されている。このエピタキシヤル層１７の表面か
ら半導体基板１６に到達するＰ型の分離領域１８
があり、この分離領域１８で囲まれたアイランド
に、夫々のコンデンサ７が形成される。このアイ
ランド３９の主領域にはN⁺型の埋込み層４０が
あり、この埋込み層４０の上層にはP⁺型の拡散
領域４１が形成され、この拡散領域４１と重畳す
るＰ型の拡散領域３５が形成されている。そして
このエピタキシヤル層１７上には絶縁膜である
SiO₂膜２２があり、このSiO₂膜２２上には、上
層電極３１、下層電極３６、グランドライン２
９，３０および吸出し電極２８が形成されてい
る。このグランドライン２９，３０と吸出し電極
２８は、第２図Ａにおいて斜線でハツチングされ
たコンタクト領域の如く、実質的に略全面でコン
タクトされている。そして第２層目の絶縁膜、例
えばPIX２３が被覆され、マツトＦへ延在される
電極３３，３８が形成されている。 従つて、このMOS型のコンデンサ７の周囲や
下層に形成される接合コンデンサ、例えばアイラ
ンド３９と分離領域１８、アイランド３９と半導
体基板１６や埋込み層４０で成るPN接合が逆バ
イアスされて形成される接合コンデンサのリーク
電流は、分離領域１８を介してグランドライン２
９，３０や吸出し電極２８で吸い取ることができ
る。 次に第４図を参照して本発明の第２の実施例を
詳述する。本実施例では、半導体チツプ４２上面
を２点鎖線で示す分割領域４３を用いて実質的に
同一形状で、第１および第２の領域４４，４５に
２等分し、夫々の領域４４，４５に多数のマツト
を設けた点に特徴がある。この結果、マツト数が
多いので半導体チツプ４２のレイアウトが第１の
実施例よりやり易くなる利点を有している。 具体的には、第１の領域４４にはＡ〜Ｊの10個
のマツトを形成し、第２の領域４５にはＫ〜Ｔの
10個のマツトを形成し、各マツトの構成は第１の
実施例と同様に、マツトを約100素子集積できる
実質的に同一スペースにし、各マツト間は区画ラ
イン４で区分している。 ただしマツトＥには、基板へのリーク電流を集
中的に吸収するために、この電子回路ブロツクに
含まれるコンデンサを集積している。 斯上した20個のマツト内には第６図に示す
AM／FMステレオチユーナー用１チツプICが形
成される。第６図はこの電子ブロツク回路を説明
するブロツク図であり、FMフロントエンドブロ
ツク４６、FM−IFブロツク２５、ノイズキヤン
セラーブロツク４７、マルチプレツクスデコーダ
ーブロツク２４、AMチユーナーブロツク４８の
計５つの電子回路ブロツクから構成されている。
各回路ブロツクは周知のものであるが、その機能
を簡単に説明する。 先ずFMフロントエンドブロツク４６はFM放
送の選局部分であり、数＋ＭHz〜数百ＭHzのFM
放送信号を受信し、10.7MHzの中間周波信号に周
波数変換するものであり、素子数としては約250
個を有するのでＫ〜Ｍのマツトに集積されてい
る。次にFM−IFブロツク２５は、この中間周波
信号を増幅し、その後検波しオーデイオ信号を得
るものであり、素子数としては約430個を有する
のでＥ〜Ｉのマツトに集積されている。続いてノ
イズキヤンセラーブロツク４７は、イグニツシヨ
ンノイズ等のパルスノイズを除去するもので、約
270個の素子を有するのでＮ〜Ｐのマツトに集積
されている。更にマルチプレツクスデコーダーブ
ロツク２４は、ステレオ信号をステレオ復調する
ブロツクであり、約390個の素子を有するためＱ
〜Ｔのマツトに集積されている。最後に、AMチ
ユーナーブロツク４８は、AM放送の選局部分で
あり、アンテナ受信したAM放送信号を中間周波
数（450KHz）に変換し、検波してオーデイオ出
力を得るものであり、約350個の素子を有するの
でＡ〜Ｄのマツトで集積される。 更には第７図Ａ、第７図Ｂおよび第７図Ｃに、
夫々AMチユーナブロツク４８、フロントエンド
ブロツク４６とFM−IFブロツク２５およびマル
チプレツクスデコーダーブロツク２４を更にブロ
ツク化した図を示す。 先ず第７図ＡのAMチユーナーブロツク４８内
の局部発振回路（OSC）４９がマツトＡに、混
合回路（MIX）５０がマツトＢに、自動利得制
御回路（AGC）５１、高周波増幅回路（RF）５
２および中間周波増幅回路（IF）５３がマツト
Ｃに、検波回路（DET）５４がマツトＤに実質
的に集積され、第４図の如く電源パツドV_CC1より
たこ足状に４本延在された三点鎖線で示す第３の
電源ライン５５，５６，５７，５８を介し、Ａ〜
Ｄのマツトの第１の電源ライン５９にV_CCを供給
している。またグランドパツドGND１はマツト
ＡとマツトＮの間に設けられたたこ足状の３本の
電極６０を介して一端分割領域４３上の三点鎖線
で示す第２のグランドライン６１，６２，６３に
接続され、夫々の第２のグランドライン６１，６
２，６３はＡ〜Ｄのマツトの第１のグランドライ
ン６４に接続されている。 次に第７図Ｂの高周波増幅回路６５、混合回路
６６および局部発振回路６７で構成されるフロン
トエンドブロツク４６は、数μVと極めて小さい
レベルの信号を扱うため、他の回路ブロツク特に
FM−IFブロツク２５からの干渉を嫌い、またこ
のブロツク内にある局部発振回路６７がそれ自身
発振し、不要輻射を発生させる。そのため特に
FM−IFブロツク２５と離間させ、OSCブロツク
が一番干渉を嫌うため別の電源V_CC3，V_CC4，
GND３，GND４を用いている。 すなわちFM−IFブロツク２５と対角線状にあ
るＫ〜Ｍのマツトに集積され、一番コーナとなる
マツトＫに局部発振回路６７を集積し、その両側
には別のパツドV_CC4およびGND４を通して第１
の電源ライン６８およびグランドライン６９が設
けてある。また他のＬ，Ｍのマツトは、V_CC3およ
びGND３を通して、夫々の第１の電源ラインお
よびグランドライン７０，７１が設けてある。 一方、中間周波増幅回路７２、検波回路７３お
よびＳメータ７４等で構成されるFM−IFブロツ
ク２５は、Ｅ〜Ｉのマツトに集積され、検波回路
７３がマツトＩに、Ｓメータ７４等がマツトＧ
に、更には中間周波増幅回路７２中のリミツタ回
路およびミユート回路等が、Ｅ，ＦとＧのマツト
に実質的に集積されている。 ここでは第１の実施例に於いても説明したよう
に、マツトＥにリミツタ回路に含まれるコンデン
サが集積されている。このマツトＥは、第２図
Ａ、第２図Ｂおよび第２図Ｃと実質的には同じで
あるが、マツトＥの周囲に形成されるグランドラ
イン７５，７６が異なつている。グランドライン
７５は、半導体チツプ４２の右周辺を回り、
GND２とつながり、この下の分離領域とコンタ
クトして、マツトＥのコンデンサおよびチツプ周
辺のリーク電流を吸収している。またグランドラ
イン７６は、マツトＦに入つているコンデンサ以
外のリミツタ回路とGNDを共用しており、マツ
トＥからマツトＦ方向のリーク電流を、電極６０
を介してGND１へ流している。 またチツプ４２の左周辺の電極７７も同様にリ
ーク電流を吸い出している。 ここでは利得が80〜100dBと極めて高いリミツ
タ回路と信号レベルの大きい検波回路７３、前記
リミツタ回路と信号レベルの大きいＳメータ７４
は帰還による発振を生じ、検波回路７３とＳメー
タ７４は相互干渉による特性悪化が生じるため、
マツトＦ，Ｇの第１の電源ライン７８は、一本の
３点鎖線で示す第３の電源ライン５７に、マツト
Ｈ，Ｉの第１の電源ライン７９は、一本の第３の
電源ライン５６に接続されている。またマツトＪ
はユーザからのオプシヨン回路を集積されるもの
であり、この電源ライン８０も一本の第３の電源
ライン５５に接続されている。 またＥ〜Ｊのマツトにある一点鎖線で示す第１
のグランドラインは、グランドパツドGND１か
らたこ足状に延在されて一端接続された第２のグ
ランドライン６１，６２，６３と、前述と同様に
接続されている。 続いて、第７図Ｃのマルチプレツクスデコーダ
ーブロツク２４の直流増幅回路８１、デコーダ回
路８２、ランブドライバー回路８３がマツトＱと
マツトＲに、また位相比較回路８４、ローバスフ
イルタ回路８５、電圧制御発振器８６および分周
回路８７等がマツトＳとマツトＴに実質的に集積
されている。また電源パツドV_CC2よりたこ足状に
３本延在された電極８８，８９，９０は、AMチ
ユーナーブロツク４８とFM−IFブロツク２５と
の間を通り、分割領域４３上の第２の電源ライン
９１，９２，９３へ一端接続される。そして１本
がマツトＱとＲへ、１本がマツトＳとＴへ、更に
１本がノイズキヤンセラーブロツク４７となるＮ
〜Ｐのマツトへ伸びている。 一方、グランドパツドGND２はたこ足状に３
本の第３のグランドライン９４，９５，９６に接
続され、前述と同様に、Ｎ〜Ｐのマツト、Ｑ，Ｒ
のマツト、Ｓ，Ｔのマツトへ伸びている。 以上説明した如く、第１の実施例と同様に、第
１の電源ラインと第１のグランドラインで構成さ
れる区画ライン４によつてＡ〜Ｊ、Ｋ〜Ｔのマツ
トが区分されている。またこの第１の電源ライン
と第１のグランドラインが実質的に櫛歯状に形成
されているため、マツト間のスペースや周辺のス
ペースを有効に活用でき、チツプ４２周辺のパツ
ドV_CC1，GND２を最短距離でつなぐことができ
る。 次にFMフロントエンド４６とFM−IFブロツ
ク２５の干渉対策について述べる。従来では個別
ICを夫々使つていたためセツト基板上の問題で
あつたが、今回は１チツプ化のために更にこの干
渉が問題となつたが次の対策により解決してい
る。 先ず前述した如く、FMフロントエンドブロツ
ク４６は、数μVと極めて小さいレベルの信号を
扱うため、他の回路ブロツク特にFM−IFブロツ
ク２５からの干渉を嫌い、またこのブロツク内に
構成される局部発振回路６７がそれ自身発振し、
不要輻射を発生させるため、他のブロツクと離間
したり別の電源を設けたりする必要がある。 これ等の理由により、先ずFMフロントエンド
ブロツクとFM−IFブロツクを対角線上に設け、
またこのブロツクの中の局部発振回路をマツトＫ
に集積させ離間させた。次にAMチユーナーブロ
ツク４８とFM−IFブロツク２５、FMフロント
エンドブロツク４６とノイズキヤンセラーブロツ
ク４７との間、すなわちマツトＤとマツトＥ、マ
ツトＭとマツトＮの区画ライン幅を広く取ること
でFMフロントエンドブロツク４６を他のブロツ
ク特にFM−IFブロツク２５から遠ざけている。
またマツトＤのマツトＥおよびマツトＭとマツト
Ｎとの間に、電源パツドV_CC2より第２の領域４５
へ延在される電極８８，８９，９０とグランドパ
ツドGND１より第１の領域４４へ延在される電
極６０とを設け、更に分割領域４３上に第２の電
源ライン９１，９２，９３と第２のグランドライ
ン６１，６２，６３を設けている。従つてFMフ
ロントエンドブロツク４６は、隣接するFM−IF
ブロツク２５、AMチユーナーブロツク４８およ
びノイズキヤンセラーブロツク４７と分離され、
特に電源ライン８８，８９，９０は不要輻射を防
止し、グランドライン６０は、分離領域とコンタ
クトしているので基板電流を吸い出すことができ
干渉を防止している。 またこのFMフロントエンドブロツク２５の中
の局部発振回路６７は、干渉を嫌うので、電源パ
ツドV_CC4とグランドパツドGND４を別に設け、
外の回路は電源パツドV_CC3とグランドパツド
GND３で供給されている。 更にはFM−IFブロツク２５は、FM信号の
AM部を除去するためのリミツタ回路を有し、こ
の回路はマツトＥとマツトＦで集積されている。
このリミツタ回路に有るコンデンサは前述の如く
基板へリークを生じ、このリーク電流がFMフロ
ントエンドで流れ誤動作を起こす。そのためコン
デンサをマツトＥに一括し、このラインＥの両側
辺の区画ライン４の第１のグランドライン７５，
７６で集中的に吸い出している。更にはこの第１
のグランドライン７５は、FM−IFブロツク２
５、マルチプレツクスデコーダーブロツク２４お
よびノイズキヤンセラーブロツク４７の外周辺に
延在されて、これから生じるリーク電流も吸い出
している。 また配線の都合上第３の電源ライン５５，５
６，５７，５８、分割領域４３上の第２の電源ラ
イン９１，９２，９３および第２のグランドライ
ン６１，６２，６３等は、黒丸で示したスルーホ
ールを介して、点線で示す２層目の電極層を介し
てクロスオーバーしている。特にAMチユーナー
ブロツク４８は外のブロツク回路と同時に動作し
ないので、AMチユーナーブロツク４８とFM−
IFブロツク２５を１つのパツドV_CC1を共用して
おり、このためクロスオーバーしている。またグ
ランドパツドGND１も同様である。 第５図は、前述したように、FMフロントエン
ドブロツク４６とFM−IFブロツク２５を遠ざけ
る事、クロスオーバーしている事を説明するため
に具体的に電極の構成を示した。×印で示した所
は、黒丸で示したスルーホールである。 最後に本発明の特徴点を一例してみる。例えば
AMチユーナーブロツク４８が不要であれば、Ａ
〜Ｄのマツトに、マルチプレツクスデコーダーブ
ロツク２４となる４つのマツトをそのまま集積化
し、余つたマツトＱとマツトＲに例えばマツトＩ
とＪを集積化する。従つてＩ，Ｊ，Ｓ，Ｔのマツ
トが余分となるので、このマツトを削除すればマ
ツトの配置が四角形のチツプ内に整然と収納する
ことができる。ここではマツト内の１層目の配線
はそのまま使い、マツト間の配線およびブロツク
間の配線のみを考えれば良い。 またFM−IFブロツク２５の一部改良の際は、
例えば改良部となるマツトＦのみを取り出して改
良すれば良く、他のマツトＥ，Ｇ，Ｈはそのまま
使うことができる。またユーザのオプシヨンとな
る別のブロツクを追加する時は、全部のマツトは
そのまま使い、このブロツクに必要な数だけマツ
トを追加すれば良いし、またここではマツトＪを
このオプシヨン用マツトとしている。 つまり同一寸法のマツトをマトリツクス状に形
成してあるため、入替え、追加、および削除が非
常に容易となる。 (ト) 発明の効果 以上の説明からも明らから如く、第１に区画ラ
イン４で半導体チツプ１上面を実質的に同一サイ
ズの多数のマツトに分割し、複数の機能の異なる
電子回路ブロツクを整数個のマツトに収容する
と、電子回路ブロツク毎に並行して設計ができ、
設計期間を大幅に短縮できる。また電子回路ブロ
ツクを一定の素子数で分割し、マツト毎の設計が
行えるので、マツト毎の並行設計もできる。また
削除、追加および修正等の回路変更も電子回路ブ
ロツク毎またはブロツク毎に設計できるので、ブ
ロツク毎またはマツト毎の変更のみで足り、IC
全体の設計変更が不要となる。更にはマツトを基
本ブロツクとしてセル化できるので、一端設計を
終了すれば、この後の回路変更の際、変更するマ
ツトのみの修正だけで、他のマツトはそのまま使
え信頼性が非常に高くなる。 また電子回路ブロツクに含まれるコンデンサ
を、この電子回路ブロツクを形成するマツトの中
の特定マツトに集積することで設計が容易とな
る。これは特定マツト内にコンデンサを集積する
と、トランジスタ、ダイオード、および抵抗の形
状による制約を受けないためである。しかも他の
マツトはコンデンサを含まなくなるので、コンデ
ンサとの相互作用が無くなり、その分これらのマ
ツトの設計も容易となる。 第２に、コンデンサを集積したマツトを分離領
域で囲むと、このマツト部分から流出する接合容
量のリーク電流を、マツトの周囲の分離領域で吸
い出すことができる。 第３に、この分離領域をグランドラインと、略
全面でコンタクトすることで、コンデンサから生
じるリーク電流を他のマツトへ流すことなく、全
てグランドラインを介して外部へ吸い出すことが
できる。 第４に、コンデンサを分離領域で囲むと、コン
デンサ毎にリーク電流を吸い出すことができ、マ
ツトの周囲と、コンデンサの周囲を囲むことで２
重の吸い出しができる。 第５に、グランドラインと吸い出し電極を櫛歯
状に設けることで、整数１個のコンデンサを、こ
の櫛歯の間に設けることができ、コンデンサのリ
ーク電流を、整数個のコンデンサ毎に吸い出すこ
とができる。また第４図のように、左側のグラン
ドラインと櫛歯状に形成することで、左方向への
リーク電流を集中的に吸い出せ、特にフロントエ
ンドブロツクへの帰還を防止できる。 第６に、特定マツトのコンデンサの上層電極お
よび下層電極は、原則的に１層目に形成するの
で、区画ライン４を超えて行う他のマツトとの配
線は、２層目を用いることができ、コンデンサの
配線と他の素子の配線の区別ができ、設計が極め
て容易となる。 第７に、コンデンサの上層電極３１と電極３３
とのコンタクト３２を、マツトの右側に配置する
ことで、前記２層目の電極３３は、右隣りのマツ
トに直線状に設けることができ、この右隣りのマ
ツトの２層目の電極のレイアウトを極めて容易に
することができる。 第８に、電子回路ブロツクの回路の順番通り
に、コンデンサを特定マツトの上方または下方よ
り、下方または上方へ設けることで、右隣隣りの
マツトへ延在する２層目の電極３３，３８のパタ
ーン・レイアウトを容易にすることができる。 第９に、コンデンサを集積した特定のマツト
を、電子回路ブロツクを構成する領域の一端のマ
ツトに設けることで、他のマツトとの接続電極３
３，３８を一方向のみに延在でき、パターン・レ
イアウトを容易にできる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の第１の実施
例を示す上面図、第２図Ａは、第１図に於いてコ
ンデンサを集積した特定のマツトを示す上面図、
第２図Ｂは、第２図Ａ−A′線の断面図、第２図
Ｃは、第２図ＡのＢ−B′線の断面図、第３図Ａ
は、通常のマツトを示す上面図、第３図Ｂは、第
３図ＡのＡ−A′線の断面図、第４図は、本発明
の半導体集積回路の第２の実施例を示す上面図、
第５図は、第４図の実際の電極パターンを示す上
面図、第６図は本発明の半導体集積回路に組み込
まれる電子回路ブロツク図、第７図ＡはAMチユ
ーナーブロツクを説明する図、第７図ＢはFMフ
ロントエンドブロツクとFM−IFブロツクを説明
する図、第７図Ｃはマルチプレツクスデコーダー
ブロツクを説明する図、第８図は従来の半導体集
積回路の上面図、第９図は第８図におけるブロツ
クｂとブロツクｃの間の断面図である。 １，４２…半導体チツプ、２…電源ライン、３
…グランドライン、４…区画ライン、５…第１の
供給ライン、６…第２の供給ライン、７…コンデ
ンサ、４３…分割領域、４４…第１の領域、４５
…第２の領域、５５，５６，５７，５８…第３の
電源ライン、６１，６２，６３…第２のグランド
ライン、９１，９２，９３…第２の電源ライン、
９４，９５，９６…第３のグランドライン。

Claims (1)

1. 【特許請求の範囲】 １ 電源ラインとグランドラインを一組として隣
   接させて延在した区画ラインを、複数本同一方向
   に配列して、半導体チツプを実質的に同一サイズ
   の複数個の領域に分割して形成したマツトと、前
   記半導体チツプの整数個のマツトに組み込まれる
   複数の機能の異なる電子回路ブロツクより構成さ
   れた電子回路とを備え、この電子回路ブロツクに
   含まれるコンデンサを前記電子回路ブロツクを形
   成する特定のマツトに集積することを特徴とした
   半導体集積回路。 ２ コンデンサを集積したマツトは、半導体基板
   内に形成される分離領域で囲まれる請求項第１項
   記載の半導体集積回路。 ３ グランドラインと櫛歯状に配置される吸出し
   電極は、上下に隣接するコンデンサ間に設けら
   れ、このコンデンサ間に設けられた分離領域と略
   全面でコンタクトする請求項第１項記載の半導体
   集積回路。 ４ コンデンサとマツトに形成される素子との配
   線は、実質的に２層目に形成され、コンデンサを
   構成する１層目の上層電極は、このコンデンサ以
   外の半導体素子が形成されるマツトと接する一側
   辺近傍で、２層目の配線と実質的にコンタクトす
   る請求項第１項記載の半導体集積回路。 ５ コンデンサを集積したマツトは、前記電子回
   路ブロツクを構成する領域の一端のマツトに設け
   る請求項第１項記載の半導体集積回路。