JPH0640561B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0640561B2 JPH0640561B2 JP60288288A JP28828885A JPH0640561B2 JP H0640561 B2 JPH0640561 B2 JP H0640561B2 JP 60288288 A JP60288288 A JP 60288288A JP 28828885 A JP28828885 A JP 28828885A JP H0640561 B2 JPH0640561 B2 JP H0640561B2
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- JP
- Japan
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- semiconductor
- layer
- channel
- semiconductor element
- crystal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［概要」 ４層構造の三次元半導体装置において、半導体基板およ
び第４層の半導体結晶層にｐ型不純物を拡散または注入
して形成する、ソース・ドレイン領域を有するＭＩＳＦ
ＥＴを設け、第２層および第３層の半導体結晶層にｎ型
不純物を拡散または注入して形成する、ソース・ドレイ
ン領域を有するＭＩＳＦＥＴを設けて、ｐ型不純物の硼
素を拡散，注入した層の熱処理を減らす。
び第４層の半導体結晶層にｐ型不純物を拡散または注入
して形成する、ソース・ドレイン領域を有するＭＩＳＦ
ＥＴを設け、第２層および第３層の半導体結晶層にｎ型
不純物を拡散または注入して形成する、ソース・ドレイ
ン領域を有するＭＩＳＦＥＴを設けて、ｐ型不純物の硼
素を拡散，注入した層の熱処理を減らす。
［産業上の利用分野］ 本発明は半導体装置のうち、特に立体的（三次元）に積
層するＳＯＩ構造の半導体装置に関する。
層するＳＯＩ構造の半導体装置に関する。
半導体集積回路（ＩＣ）はＬＳＩ，ＶＬＳＩと二次元
（平面的）領域で微細化，高集積化されてきたが、それ
は高度に集積化すれば高速に動作する等、回路特性が向
上するメリットが大きいからである。しかしながら、微
細化にも限度があり、それを更に高集積化するための手
段として、現在、ＩＣを立体的に積み上げた三次元半導
体装置（三次元ＬＳＩ）が検討されている。
（平面的）領域で微細化，高集積化されてきたが、それ
は高度に集積化すれば高速に動作する等、回路特性が向
上するメリットが大きいからである。しかしながら、微
細化にも限度があり、それを更に高集積化するための手
段として、現在、ＩＣを立体的に積み上げた三次元半導
体装置（三次元ＬＳＩ）が検討されている。
このような三次元ＬＳＩの基礎となるのは、ＳＯＩ（Si
licon On Insulator）構造の半導体素子（トランジス
タ）であつて、それは、絶縁膜上に非単結晶質の半導体
層を披着し、ビーム・アニールして結晶化して、その結
晶層に素子を形成し、かくして、絶縁膜を介して２層，
３層と半導体結晶層を積層する構造である。
licon On Insulator）構造の半導体素子（トランジス
タ）であつて、それは、絶縁膜上に非単結晶質の半導体
層を披着し、ビーム・アニールして結晶化して、その結
晶層に素子を形成し、かくして、絶縁膜を介して２層，
３層と半導体結晶層を積層する構造である。
しかし、かような三次元半導体装置は、上下の各層に設
けた半導体素子の相互間に悪影響を与えないように構成
するのが、歩留・品質上から望ましいことである。
けた半導体素子の相互間に悪影響を与えないように構成
するのが、歩留・品質上から望ましいことである。
［従来の技術］ 第２図は従来の一実施例として、４層に積み上げた三次
元ＣＭＯＳ半導体素子の断面図を示しており、１はｎ型
シリコン基板，２はｐウェル領域で、このシリコン基板
１にはｐチャネル半導体素子３，ｎチャネル半導体素子
４が設けられて、ＣＭＯＳインバータセルを構成してい
る。
元ＣＭＯＳ半導体素子の断面図を示しており、１はｎ型
シリコン基板，２はｐウェル領域で、このシリコン基板
１にはｐチャネル半導体素子３，ｎチャネル半導体素子
４が設けられて、ＣＭＯＳインバータセルを構成してい
る。
且つ、絶縁膜を介して第２層にｐチャネル半導体素子５
およびｎチャネル半導体素子６が設けられ、同様にＣＭ
ＯＳインバータセルを構成しており、同じく第３層にｐ
チャネル半導体素子７およびｎチャネル半導体素子８が
設けられ、第４層にもｐチャネル半導体素子９およびｎ
チャネル半導体素子10が設けられて、いずれもＣＭＯＳ
インバータセルを構成し、第２図はＣＭＯＳインバータ
セルを立体的に集積した半導体装置である。
およびｎチャネル半導体素子６が設けられ、同様にＣＭ
ＯＳインバータセルを構成しており、同じく第３層にｐ
チャネル半導体素子７およびｎチャネル半導体素子８が
設けられ、第４層にもｐチャネル半導体素子９およびｎ
チャネル半導体素子10が設けられて、いずれもＣＭＯＳ
インバータセルを構成し、第２図はＣＭＯＳインバータ
セルを立体的に集積した半導体装置である。
なお、11はフィールド酸化膜やその他の絶縁膜，12は素
子間の接続配線を示している。また、第３図はＣＭＯＳ
インバータ回路図で、図中の電源記号ＶDDやＶssと第２
図に示すＶDD，Ｖssとは対応させてある。
子間の接続配線を示している。また、第３図はＣＭＯＳ
インバータ回路図で、図中の電源記号ＶDDやＶssと第２
図に示すＶDD，Ｖssとは対応させてある。
［発明が解決しようとする問題点］ ところで、上記のようなＳＯＩ構造の半導体装置を形成
する場合、公知のように、絶縁膜上に非単結晶質の半導
体層（多結晶シリコン膜など）を披着し、ビーム・アニ
ールして結晶化し、それを基板としているが、アニール
して結晶化した半導体基板（半導体結晶層）は、その層
全面が単一の単結晶層ではなく、結晶粒界（Grain Boun
dary）が存在する。即ち、そのような半導体結晶層は大
きな結晶粒の集合体になつており、その半導体結晶層に
できるだけ結晶粒界が悪影響を与えないように作成して
いる。
する場合、公知のように、絶縁膜上に非単結晶質の半導
体層（多結晶シリコン膜など）を披着し、ビーム・アニ
ールして結晶化し、それを基板としているが、アニール
して結晶化した半導体基板（半導体結晶層）は、その層
全面が単一の単結晶層ではなく、結晶粒界（Grain Boun
dary）が存在する。即ち、そのような半導体結晶層は大
きな結晶粒の集合体になつており、その半導体結晶層に
できるだけ結晶粒界が悪影響を与えないように作成して
いる。
しかし、半導体素子を形成する場合、イオン注入時のア
ニールやゲート酸化膜の形成など、高温度の熱処理を避
けることはできず、その熱処理によつて結晶粒界を介し
た増速拡散が生じ、素子特性を劣化させると云う問題が
ある。例えば、チャネル長３μｍのチャネル領域をもつ
た半導体素子では、熱処理温度・時間は合算して1050
℃，20分程度が限度である。そして、それより高温・長
時間の熱処理では、結晶粒界を介した増速拡散のため
に、素子の品質が劣化したり、また、素子の形成が困難
になつて、歩留が低下させる。
ニールやゲート酸化膜の形成など、高温度の熱処理を避
けることはできず、その熱処理によつて結晶粒界を介し
た増速拡散が生じ、素子特性を劣化させると云う問題が
ある。例えば、チャネル長３μｍのチャネル領域をもつ
た半導体素子では、熱処理温度・時間は合算して1050
℃，20分程度が限度である。そして、それより高温・長
時間の熱処理では、結晶粒界を介した増速拡散のため
に、素子の品質が劣化したり、また、素子の形成が困難
になつて、歩留が低下させる。
一方、半導体層に拡散またはイオン注入する不純物材料
としては、通常、ｐ型ドープ材は硼素（Ｂ）が用いら
れ、ｎ型ドープ材は砒素（As）や燐（Ｐ）が用いられて
いるが、硼素の拡散係数は砒素や燐の拡散係数と比べて
極めて大きく、そのため、上記の粒界に析出する不純物
は硼素が多くなる。
としては、通常、ｐ型ドープ材は硼素（Ｂ）が用いら
れ、ｎ型ドープ材は砒素（As）や燐（Ｐ）が用いられて
いるが、硼素の拡散係数は砒素や燐の拡散係数と比べて
極めて大きく、そのため、上記の粒界に析出する不純物
は硼素が多くなる。
従つて、硼素の析出を抑制すれば、ＳＯＩ構造の半導体
装置は高品質化することができ、本発明は、この点に留
意して、歩留を改善し、高品質化される三次元半導体装
置の構造を提案するものである。
装置は高品質化することができ、本発明は、この点に留
意して、歩留を改善し、高品質化される三次元半導体装
置の構造を提案するものである。
［問題点を解決するための手段］ その目的は、半導体基板上に第２層，第３層および第４
層の半導体結晶層を積層した、４層構造の半導体装置に
おいて、前記半導体基板および第４層の半導体結晶層に
ｐ型不純物を拡散または注入してソース・ドレイン領域
を形成する半導体素子を設け、第２層および第３層の半
導体結晶層にｎ型不純物を拡散または注入してソース・
ドレイン領域を形成する半導体素子を設けた半導体装置
によつて達成される。
層の半導体結晶層を積層した、４層構造の半導体装置に
おいて、前記半導体基板および第４層の半導体結晶層に
ｐ型不純物を拡散または注入してソース・ドレイン領域
を形成する半導体素子を設け、第２層および第３層の半
導体結晶層にｎ型不純物を拡散または注入してソース・
ドレイン領域を形成する半導体素子を設けた半導体装置
によつて達成される。
例えば、半導体基板および第４層の半導体結晶層にｐチ
ャネルＭＩＳ半導体素子を設け、第２層および第３層の
半導体結晶層にｎチャネルＭＩＳ半導体素子を設ける。
ャネルＭＩＳ半導体素子を設け、第２層および第３層の
半導体結晶層にｎチャネルＭＩＳ半導体素子を設ける。
［作用］ 即ち、本発明にかかる半導体装置は、再結晶化Si膜を用
いる場合には、拡散係数の大きい硼素を拡散または注入
してソース・ドレイン領域を形成する半導体素子を最上
層に形成する。
いる場合には、拡散係数の大きい硼素を拡散または注入
してソース・ドレイン領域を形成する半導体素子を最上
層に形成する。
そうすると、その硼素を含有させた後の熱処理回数が少
なくなるから、立体構造の半導体装置は高品質化され
る。
なくなるから、立体構造の半導体装置は高品質化され
る。
［実施例］ 以下，図面を参照して実施例によつて詳細に説明する。
第１図は本発明にかかる三次元ＭＩＳ型半導体素子の断
面図を示しており、１はｎ型シリコン基板，13，14はｎ
型シリコン基板１に設けたｐチャネル半導体素子で、第
２の半導体結晶層IIにはｎチャネル半導体素子23，24が
設けられ、これらのシリコン基板１と第２の半導体結晶
層IIとに形成された半導体素子、即ち、ｐチャネル半導
体素子13とｎチャネル半導体素子23とで上下にＣＭＯＳ
インバータセルが構成され、また、ｐチャネル半導体素
子14とｎチャネル半導体素子24とでＣＭＯＳインバータ
セルが構成されている。
面図を示しており、１はｎ型シリコン基板，13，14はｎ
型シリコン基板１に設けたｐチャネル半導体素子で、第
２の半導体結晶層IIにはｎチャネル半導体素子23，24が
設けられ、これらのシリコン基板１と第２の半導体結晶
層IIとに形成された半導体素子、即ち、ｐチャネル半導
体素子13とｎチャネル半導体素子23とで上下にＣＭＯＳ
インバータセルが構成され、また、ｐチャネル半導体素
子14とｎチャネル半導体素子24とでＣＭＯＳインバータ
セルが構成されている。
同様に、第３の半導体結晶層IIIにはｎチャネル半導体
素子33，34が設けられ、第４の半導体結晶層ivにはｐチ
ャネル半導体素子43，44が設けられて、第３の半導体結
晶層IIIと第４の半導体結晶層ivに形成された半導体素
子、即ち、ｎチャネル半導体素子33とｐチャネル半導体
素子43とでＣＭＯＳインバータセルが構成され、また、
ｎチャネル半導体素子34とｐチャネル半導体素子44とで
上下にＣＭＯＳインバータセルが構成されている。な
お、11は絶縁膜，12は接続配線である。
素子33，34が設けられ、第４の半導体結晶層ivにはｐチ
ャネル半導体素子43，44が設けられて、第３の半導体結
晶層IIIと第４の半導体結晶層ivに形成された半導体素
子、即ち、ｎチャネル半導体素子33とｐチャネル半導体
素子43とでＣＭＯＳインバータセルが構成され、また、
ｎチャネル半導体素子34とｐチャネル半導体素子44とで
上下にＣＭＯＳインバータセルが構成されている。な
お、11は絶縁膜，12は接続配線である。
そして、それらのＭＯＳ半導体素子は、いずれもソース
・ドレイン領域を形成するために、不純物イオンを注入
して熱処理をおこない、また、ゲート酸化膜を生成する
ために、酸化のための熱処理をおこなつており、従つ
て、１層のＭＯＳ半導体素子を形成する毎に、高温度
（例えば、1000℃近傍）で数分ないしは数十分の間、加
熱処理される。
・ドレイン領域を形成するために、不純物イオンを注入
して熱処理をおこない、また、ゲート酸化膜を生成する
ために、酸化のための熱処理をおこなつており、従つ
て、１層のＭＯＳ半導体素子を形成する毎に、高温度
（例えば、1000℃近傍）で数分ないしは数十分の間、加
熱処理される。
そうすると、この三次元半導体装置が完成された場合、
第２の半導体結晶層IIに形成された半導体素子には、第
３および第４の半導体結晶層に形成する半導体素子のた
めの熱処理が加算され、また、第３の半導体結晶層III
に形成された半導体素子には、第４の半導体結晶層に形
成する半導体素子のための熱処理が加算される。そし
て、その熱処理毎に、硼素（ｐ型不純物）や砒素（ｎ型
不純物）が結晶粒界を介して増速拡散する。しかし、第
４の半導体結晶層ivに形成された半導体素子にはその素
子自身の熱処理が加わるだけになる。
第２の半導体結晶層IIに形成された半導体素子には、第
３および第４の半導体結晶層に形成する半導体素子のた
めの熱処理が加算され、また、第３の半導体結晶層III
に形成された半導体素子には、第４の半導体結晶層に形
成する半導体素子のための熱処理が加算される。そし
て、その熱処理毎に、硼素（ｐ型不純物）や砒素（ｎ型
不純物）が結晶粒界を介して増速拡散する。しかし、第
４の半導体結晶層ivに形成された半導体素子にはその素
子自身の熱処理が加わるだけになる。
かくして、本発明にかかる構造は、第２の半導体結晶層
IIと第３の半導体結晶層IIIには、ｎチャネル半導体素
子を形成しているため、ソース・ドレイン領域は砒素を
拡散または注入してｎ型領域としている。また、第４の
半導体結晶層ivには、ｐチャネル半導体素子を形成して
いるため、ソース・ドレイン領域は硼素を拡散または注
入してｐ型領域としている。
IIと第３の半導体結晶層IIIには、ｎチャネル半導体素
子を形成しているため、ソース・ドレイン領域は砒素を
拡散または注入してｎ型領域としている。また、第４の
半導体結晶層ivには、ｐチャネル半導体素子を形成して
いるため、ソース・ドレイン領域は硼素を拡散または注
入してｐ型領域としている。
そのため、第４の半導体結晶層ivは拡散係数の大きな硼
素を拡散または注入することになり、第２の半導体結晶
層IIと第３の半導体結晶層IIIには、拡散係数の小さい
砒素を拡散または注入することになつて、拡散係数の大
きな硼素を拡散または注入した領域をもつた領域（第４
の半導体結晶層ivに設ける半導体素子）は熱処理が減少
し、全体として粒界を介して拡散する不純物の量を減少
させる構成になる。従つて、本発明にかかる三次元半導
体装置の構造は、歩留・品質が改善される。
素を拡散または注入することになり、第２の半導体結晶
層IIと第３の半導体結晶層IIIには、拡散係数の小さい
砒素を拡散または注入することになつて、拡散係数の大
きな硼素を拡散または注入した領域をもつた領域（第４
の半導体結晶層ivに設ける半導体素子）は熱処理が減少
し、全体として粒界を介して拡散する不純物の量を減少
させる構成になる。従つて、本発明にかかる三次元半導
体装置の構造は、歩留・品質が改善される。
なお、ここに、ｎ型シリコン基板１にも拡散係数の大き
な硼素を拡散または注入してソース・ドレイン領域を形
成しているが、シリコン基板は結晶粒界がないため、粒
界を介した増速拡散を起こらない。また、それぞれの半
導体素子のチャネル領域は、それぞれのソース・ドレイ
ン領域に比べて、硼素や砒素などの不純物量が少ない
し、また、拡散してもソース・ドレイン間のショート現
象などを起こすことがないので、上記のように、不純物
含有量の多いソース・ドレイン領域ほどの影響がなく、
そのため、歩留・品質が改善されるものである。
な硼素を拡散または注入してソース・ドレイン領域を形
成しているが、シリコン基板は結晶粒界がないため、粒
界を介した増速拡散を起こらない。また、それぞれの半
導体素子のチャネル領域は、それぞれのソース・ドレイ
ン領域に比べて、硼素や砒素などの不純物量が少ない
し、また、拡散してもソース・ドレイン間のショート現
象などを起こすことがないので、上記のように、不純物
含有量の多いソース・ドレイン領域ほどの影響がなく、
そのため、歩留・品質が改善されるものである。
且つ、基板のビームアニールも高温の熱処理であるが、
これは極めて短時間処理であるから、不純物の拡散を引
き起こす恐れはない。
これは極めて短時間処理であるから、不純物の拡散を引
き起こす恐れはない。
尚、従来の構造においても、上下にｐチャネル半導体素
子とｎチャネル半導体素子とを設け、上下を電極で接続
する立体構造が知られているが、本発明にかかる構造の
ように、、各層に設ける半導体素子のチャネル型は指定
されていない。
子とｎチャネル半導体素子とを設け、上下を電極で接続
する立体構造が知られているが、本発明にかかる構造の
ように、、各層に設ける半導体素子のチャネル型は指定
されていない。
［発明の効果］ 以上の説明から明らかなように、本発明による構造は歩
留，品質を向上する効果の大きいものである。
留，品質を向上する効果の大きいものである。
第１図は本発明にかかる三次元ＭＩＳ型半導体素子の断
面図、 第２図は従来の三次元ＭＩＳ型半導体素子の断面図、 第３図はＣＭＯＳインバータ回路図である。 図において、 １はｎ型シリコン基板、 IIは第２の半導体結晶層、 IIIは第３の半導体結晶層、 ivは第４の半導体結晶層、 13，14，43，44はｐチャネル半導体素子、 23，24，33，34はｎチャネル半導体素子、 11は絶縁膜、 12は接続配線 を示している。
面図、 第２図は従来の三次元ＭＩＳ型半導体素子の断面図、 第３図はＣＭＯＳインバータ回路図である。 図において、 １はｎ型シリコン基板、 IIは第２の半導体結晶層、 IIIは第３の半導体結晶層、 ivは第４の半導体結晶層、 13，14，43，44はｐチャネル半導体素子、 23，24，33，34はｎチャネル半導体素子、 11は絶縁膜、 12は接続配線 を示している。
Claims (2)
- 【請求項１】半導体基板上に第２層，第３層および第４
層の半導体結晶層を積層した、４層からなる立体構造の
半導体装置において、前記半導体基板および第４層の半
導体結晶層にｐ型不純物を拡散または注入して形成す
る、ソース・ドレイン領域を有するＭＩＳＦＥＴを設
け、第２層および第３層の半導体結晶層にｎ型不純物を
拡散または注入して形成する、ソース・ドレイン領域を
有するＭＩＳＦＥＴを設けたことを特徴とする半導体装
置。 - 【請求項２】半導体基板および第４層の半導体結晶層に
ｐチャネルＭＩＳＦＥＴを設け、第２層および第３層の
半導体結晶層にｎチャネルＭＩＳＦＥＴを設けたことを
特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288288A JPH0640561B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288288A JPH0640561B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62145850A JPS62145850A (ja) | 1987-06-29 |
| JPH0640561B2 true JPH0640561B2 (ja) | 1994-05-25 |
Family
ID=17728217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288288A Expired - Lifetime JPH0640561B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640561B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187666A (ja) * | 1988-01-22 | 1989-07-27 | Agency Of Ind Science & Technol | 超電導並列処理プロセッサ |
| JPH01215056A (ja) * | 1988-02-24 | 1989-08-29 | Agency Of Ind Science & Technol | 半導体集積回路 |
| JPH01297851A (ja) * | 1988-05-26 | 1989-11-30 | Agency Of Ind Science & Technol | 能動層積層デバイス形成方法 |
| US5025304A (en) * | 1988-11-29 | 1991-06-18 | Mcnc | High density semiconductor structure and method of making the same |
| US5168078A (en) * | 1988-11-29 | 1992-12-01 | Mcnc | Method of making high density semiconductor structure |
| JPH02156560A (ja) * | 1988-12-09 | 1990-06-15 | Agency Of Ind Science & Technol | 半導体集積回路 |
| US5949092A (en) * | 1997-08-01 | 1999-09-07 | Advanced Micro Devices, Inc. | Ultra-high-density pass gate using dual stacked transistors having a gate structure with planarized upper surface in relation to interlayer insulator |
| US6188107B1 (en) * | 1999-01-07 | 2001-02-13 | Advanced Micro Devices, Inc. | High performance transistor fabricated on a dielectric film and method of making same |
-
1985
- 1985-12-20 JP JP60288288A patent/JPH0640561B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62145850A (ja) | 1987-06-29 |
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