JPH0671179B2 - 利得制御回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、テレビジョン受像機やラジオの音量直流コン
トロールに利用できる利得制御回路に関するものであ
る。

従来の技術 第３図に従来例の二重平衡直流利得制御回路図を示す。

入力信号ei8をトランジスターQ₃のベースに加え、トラ
ンジスターQ₆のベースにはバイアス９を加えると、トラ
ンジスターQ₃のコレクターで信号は極性を反転し、トラ
ンジスターQ₂でベース接地増幅されて、コレクター側か
ら出力信号が取り出せる。

差動増幅回路の特性から、ic₁＋ic₂＝ie₃（一定）,ic₄
＋ic₅＝ie₂（一定）であるから、端子に印加している制
御直流電圧10を下げるとトランジスターQ₂,Q₄の電流は
減少し、利得が低下して出力11は小さくなる。しかし、
抵抗R₁を流れる電流については、トランジスターQ₂のコ
レクター電流が減少した分だけ、トランジスターQ₅のコ
レクター電流が増加することになるので直流電位は変化
しない。逆に制御直流電圧10を上げると利得は増加す
る。

発明が解決しようとする問題点 ところが、第３図に示す差動形の増幅器においては、利
得を大きくした場合にトランジスターの飽和が生じてオ
ーディオ信号等においては歪を生じる。リニアー領域に
おいてダイナミックレンジを保証するかぎりでは問題は
ないが、制御直流電圧３等でコントロールするかぎり、
ノンリニアー領域近くで使用する場合がある。そして、
出力６のダイナミックレンジに制限があるという問題点
を有していた。

本発明は上記問題点に鑑み、ダイナミックレンジを広く
することのできる利得制御回路を提供することを目的と
するものである。

問題点を解決する為の手段 上記問題点を解決するために、本発明の利得制御回路
は、２重平衡直流利得制御回路を用いるとともに、入力
信号をバッファを通して２重平衡直流利得制御回路の出
力信号と位相を反転し、それらの信号を加算器に入力
し、加算器から出力を得る構成を備えたものである。

作 用 この構成により、入力信号をバッファと２重平衡直流利
得制御回路に通し、２重平衡直流利得制御回路の出力と
バッファの出力の位相を反転して加算器に入力するよう
にしたことにより、２重平衡直流利得制御回路の出力は
入力信号のレベルを制御し位相を反転しているものであ
るため、加算器の出力としては入力信号の利得を制御し
て出力できる。この時、加算器より出力される信号の最
大値は入力信号そのものである。このとき２重平衡直流
利得制御回路の出力はほぼ０となっている。よって、２
重平衡直流利得制御回路において出力される歪は非常に
小さくなっており、出力の歪をほぼ入力信号の歪におさ
えることができる。

実施例 以下、本発明における一実施例の利得制御回路について
図面を参照しながら説明する。

第１図は本発明の一実施例における利得制御回路の構成
を示すものである。第１図において、１は入力信号、２
はバッファ、３は第３図のような構成の２重平衡直流利
得制御回路、４は加算器、５はアンプである。

以上の様に構成された利得制御回路について第１図，第
２図を用いてその動作を説明する。

第１図において、入力信号１が入力された時、２重平衡
直流利得制御回路３の出力６としては、位相を反転し
て、レベルを制御されて第２図ａに示す様に出力され、
加算器４に入力される。これにより、加算器４の出力は
第2a中の信号４の様に出力され、利得が制御される。以
下、第２図b,cは、加算器４の出力が小さい時と、大き
い時の様子を示すものである。アンプ５は次段に対する
レベル設定用の為である。

発明の効果 以上の様に、本発明はバッファと２重平衡直流利得制御
回路と加算器を備えたことにより、利得制御を行なうこ
とができ、利得を大きくした場合には２重平衡直流利得
制御回路の出力を小さくしているため、出力の歪を小さ
くすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例における利得制御回路のブロ
ック図、第２図はその動作原理の波形図、第３図は従来
例の利得制御回路の波形図である。 １……入力信号、２……バッファ、３……２重平衡直流
利得制御回路、４……加算器、５……アンプ、６……反
転利得制御出力、７……電源電圧、８……入力信号ei、
９……バイアス、10……制御直流電圧、11……出力、12
……バイアス、R₁〜R₃……抵抗、Q₁〜Q₆……トランジス
ター。

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１のトランジスターのコレクターが電源
   電圧に接続され、第１のトランジスターのエミッタと第
   ２のトランジスターのエミッタが接続され、その交点が
   第３のトランジスターのコレクターに接続され、第３の
   トランジスターのエミッタに第２の抵抗が接地間に接続
   され、第３のトランジスターのベースに入力信号が入力
   され、第１のトランジスターのベースと第５のトランジ
   スターのベースが接続され、その交点に第１のバイアス
   が接続され、第２のトランジスターのベースと第４のト
   ランジスターのベースが接続され、その交点に制御直流
   電圧が与えられ、第４のトランジスターのエミッタと第
   ５のトランジスターのエミッタが接続され、その交点が
   第６のトランジスターのコレクターに接続され、第６の
   トランジスターのエミッタが第３の抵抗により接地さ
   れ、第６のトランジスターのベースに第２のバイアスが
   与えられ、第４のトランジスターのコレクターは電源電
   圧に接続され、第２のトランジスターのコレクターと第
   ５のトランジスターのコレクターが接続され、その交点
   と電源電圧間に第１の抵抗が接続され、前記入力信号が
   バッファ回路に入力され、前記第１の抵抗からの出力信
   号と前記バッファ回路からの出力信号との互いに位相が
   反転された信号が加算器に入力され、この加算器から出
   力信号が取り出されることを特徴とした利得制御回路。