JPH0673093B2 - コンピユ−タ−のための電源及び駆動回路 - Google Patents
コンピユ−タ−のための電源及び駆動回路Info
- Publication number
- JPH0673093B2 JPH0673093B2 JP62102461A JP10246187A JPH0673093B2 JP H0673093 B2 JPH0673093 B2 JP H0673093B2 JP 62102461 A JP62102461 A JP 62102461A JP 10246187 A JP10246187 A JP 10246187A JP H0673093 B2 JPH0673093 B2 JP H0673093B2
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- Japan
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- circuit
- low
- output
- voltage
- computer
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は複数の発振回路を有するマイクロコンピユータ
ーに関する。
ーに関する。
＜従来技術＞ 従来マイクロコンピユーターにおける処理に際してその
消費電力を極少のものになすため、マイクロコンピユー
ターのCPUがデーター処理等の高速処理を実行中にはCPU
に対して高電圧を印加し、かつ高周波数で駆動し、入力
状態検知等のさほど高速処理が必要としない状態ではCP
Uに対して低電圧を印加しておき、かつ低周波数で駆動
することにて低速処理時消費電力を減少させたものが、
例えば特開昭60−207916号公報にて提案されている。
消費電力を極少のものになすため、マイクロコンピユー
ターのCPUがデーター処理等の高速処理を実行中にはCPU
に対して高電圧を印加し、かつ高周波数で駆動し、入力
状態検知等のさほど高速処理が必要としない状態ではCP
Uに対して低電圧を印加しておき、かつ低周波数で駆動
することにて低速処理時消費電力を減少させたものが、
例えば特開昭60−207916号公報にて提案されている。
しかしながら、該従来装置では周波数を低周波数とする
ために、高周波数の発振器からの出力をマイクロコンピ
ユーター内蔵の分周器にて分周して低周波数信号を形成
しており、低周波数駆動に際しても発振器自体は高周波
数作動しており、このため、発振器自体に印加される電
圧としては低速処理時でも高速処理時と同様に高い電圧
を供給し続ける必要があり、この発振器における電力消
費が低速処理時でも大となる欠点がある。
ために、高周波数の発振器からの出力をマイクロコンピ
ユーター内蔵の分周器にて分周して低周波数信号を形成
しており、低周波数駆動に際しても発振器自体は高周波
数作動しており、このため、発振器自体に印加される電
圧としては低速処理時でも高速処理時と同様に高い電圧
を供給し続ける必要があり、この発振器における電力消
費が低速処理時でも大となる欠点がある。
一方、近年、低周波と高周波の出力を発生する複数の発
振器を有するマイクロコンピユーターが提案され、この
コンピユーターではその作動電圧として低周波数駆動時
（例えば32KHz）で作動するときは低電圧（例えば3V）
から高電圧（例えば5V）までの範囲で動作が可能であ
り、又高周波駆動時（例え8MHz）で高電圧に駆動させる
様構成されている。
振器を有するマイクロコンピユーターが提案され、この
コンピユーターではその作動電圧として低周波数駆動時
（例えば32KHz）で作動するときは低電圧（例えば3V）
から高電圧（例えば5V）までの範囲で動作が可能であ
り、又高周波駆動時（例え8MHz）で高電圧に駆動させる
様構成されている。
よって、該型式のコンピユーターにおいては、低速処理
時には低周波数の信号を出力する発振器を選択し、かつ
低電圧で発振器を駆動することが出来、低速処理時にお
ける発振器での電力消費を減少出来る。
時には低周波数の信号を出力する発振器を選択し、かつ
低電圧で発振器を駆動することが出来、低速処理時にお
ける発振器での電力消費を減少出来る。
しかしながら、該型式のコンピユーターではリセツト時
全ての発振器を作動状態に置き、かつリセツト解除後に
はモードを高周波駆動モードへ移行する様構成されてお
り、リセツト時及びリセツチ解除後は高周波数の発振器
が作動状態に保持され高電圧が発振器に印加される構成
となっており、駆動初期から低電圧にて低周波数駆動が
出来ないものであった。
全ての発振器を作動状態に置き、かつリセツト解除後に
はモードを高周波駆動モードへ移行する様構成されてお
り、リセツト時及びリセツチ解除後は高周波数の発振器
が作動状態に保持され高電圧が発振器に印加される構成
となっており、駆動初期から低電圧にて低周波数駆動が
出来ないものであった。
＜目 的＞ 本発明は上記事項に鑑みなされたもので、低周波数のク
ロックパルスを出力する第１の発振回路と、高周波数の
クロックパルスを出力する第２の発振回路と、高電圧又
は低電圧をコンピューターの作動電圧として供給する脱
電源回路を備え、高又は低周波数のクロックパルスと高
又は低電圧を選択して高速又は低速での処理動作を行う
コンピューターのための電源及び駆動回路において、前
記電源回路から低電圧を選択して出力させるとともに前
記第２の発振回路を不作動とし、第１の発振回路のクロ
ックパルスを選択させる第１の制御モードと前記電源回
路から高電圧を選択して出力させるとともに前記第２の
発振回路を作動状態となし、該第２の発振回路のクロッ
クパルスを選択させる第２の制御モードを有する制御回
路と、コンピューターをリセット状態にするリセット回
路とを設け、該リセット回路の作動により前記制御回路
のモードを第１の制御モードとなし、リセット時低電
圧、低周波数でコンピューターを駆動し、リセット時の
消費電流を少なくすることを可能にしたコンピユーター
を提供するものである。
ロックパルスを出力する第１の発振回路と、高周波数の
クロックパルスを出力する第２の発振回路と、高電圧又
は低電圧をコンピューターの作動電圧として供給する脱
電源回路を備え、高又は低周波数のクロックパルスと高
又は低電圧を選択して高速又は低速での処理動作を行う
コンピューターのための電源及び駆動回路において、前
記電源回路から低電圧を選択して出力させるとともに前
記第２の発振回路を不作動とし、第１の発振回路のクロ
ックパルスを選択させる第１の制御モードと前記電源回
路から高電圧を選択して出力させるとともに前記第２の
発振回路を作動状態となし、該第２の発振回路のクロッ
クパルスを選択させる第２の制御モードを有する制御回
路と、コンピューターをリセット状態にするリセット回
路とを設け、該リセット回路の作動により前記制御回路
のモードを第１の制御モードとなし、リセット時低電
圧、低周波数でコンピューターを駆動し、リセット時の
消費電流を少なくすることを可能にしたコンピユーター
を提供するものである。
＜実施例＞ 第１図は、本発明のコンピユーターの一実施例を示す回
路図である。図において１〜11はマイクロコンピユータ
ーＡを構成する回路部である。１はＤ型フリツプフロツ
プ（以下DF/Fと略す）で、その出力は後述する21の電源
回路に接続されている。2,3はDF/Fで、その出力はそれ
ぞれナンドゲート5,6の入力端子に接続されている。４
はDF/Fで、その出力は７のシステムクロツク選択回路の
セレクト端子に接続されている。
路図である。図において１〜11はマイクロコンピユータ
ーＡを構成する回路部である。１はＤ型フリツプフロツ
プ（以下DF/Fと略す）で、その出力は後述する21の電源
回路に接続されている。2,3はDF/Fで、その出力はそれ
ぞれナンドゲート5,6の入力端子に接続されている。４
はDF/Fで、その出力は７のシステムクロツク選択回路の
セレクト端子に接続されている。
5,6はナンドゲートで、その入力端子と出力端子には、
各々後述する22及び23の水晶発振子が接続され発振回路
を構成しておりDF/F2,3の出力で各々の発振回路のオ
ン，オフが制御されている。
各々後述する22及び23の水晶発振子が接続され発振回路
を構成しておりDF/F2,3の出力で各々の発振回路のオ
ン，オフが制御されている。
７はシステムクロツクの選択回路でDF/F4の出力に応じ
てナンドゲート５、またはナンドゲート６の出力が選択
されシステムクロツクとして出力される。
てナンドゲート５、またはナンドゲート６の出力が選択
されシステムクロツクとして出力される。
８はマイクロコンピユーターＡの回路を初期状態にする
リセツト回路、９はCPU、10はROM、11はRAMであり、そ
れぞれデータバス及びアドレスバスを介してCPU9と連絡
している。
リセツト回路、９はCPU、10はROM、11はRAMであり、そ
れぞれデータバス及びアドレスバスを介してCPU9と連絡
している。
20は電源である電池、21はDC/DCコンバーターを内蔵し
入力CNTが“ハイ”レベルのときのとき、マイクロコン
ピユーターＡに低電圧（例えば電池電圧である3V）を供
給し、入力CWTが“ロウ”レベルのとき高電圧（例えば5
V）を供給する電源回路である。
入力CNTが“ハイ”レベルのときのとき、マイクロコン
ピユーターＡに低電圧（例えば電池電圧である3V）を供
給し、入力CWTが“ロウ”レベルのとき高電圧（例えば5
V）を供給する電源回路である。
水晶発振子22は低周波（例えば32KHz）の発振子で、水
晶発振子23は高周波（例えば8MHz）の発振子である。Ｃ
はコンデンサー、Ｒは抵抗で、これらはリセツト回路８
への入力に遅延をあたえる遅延回路を構成するものであ
る。Ｄはダイオードで、該ダイオードＤは電池20をはず
した時Ｃのコンデンサーに蓄えられた電荷を早く放電す
るためのものである。
晶発振子23は高周波（例えば8MHz）の発振子である。Ｃ
はコンデンサー、Ｒは抵抗で、これらはリセツト回路８
への入力に遅延をあたえる遅延回路を構成するものであ
る。Ｄはダイオードで、該ダイオードＤは電池20をはず
した時Ｃのコンデンサーに蓄えられた電荷を早く放電す
るためのものである。
次に上記構成に係る本発明の動作について説明する。
電池20がセツトおされた初期時点では電源回路21のDC/D
Cコンバーターが不作動であるため、電源回路21は電池2
0の電圧をそのまま出力しマイクロコンピユーターＡの
電源端子Vccに電池電圧を供給する。
Cコンバーターが不作動であるため、電源回路21は電池2
0の電圧をそのまま出力しマイクロコンピユーターＡの
電源端子Vccに電池電圧を供給する。
一方、コンデンサーＣは抵抗Ｒを介して電池20で充電さ
れる。コンデンサーＣの電圧が所定の電圧以下である
と、これに接続されたリセツト回路８は“ハイ”レベル
を出力しており、“ハイ”レベルがDF/F1〜４のセツト
及びリセツト端子Ｓ及びＲに入力し、リセツト回路８に
接続されたDF/F1,2はセツトされ出力Ｑに“ハイ”レベ
ルを出力する。又DF/F3,4はリセツトされ出力Ｑに“ロ
ウ”レベルを出力する。
れる。コンデンサーＣの電圧が所定の電圧以下である
と、これに接続されたリセツト回路８は“ハイ”レベル
を出力しており、“ハイ”レベルがDF/F1〜４のセツト
及びリセツト端子Ｓ及びＲに入力し、リセツト回路８に
接続されたDF/F1,2はセツトされ出力Ｑに“ハイ”レベ
ルを出力する。又DF/F3,4はリセツトされ出力Ｑに“ロ
ウ”レベルを出力する。
またCPUH9もリセツト入力Ｒに“ハイ”レベルが入力す
るのでリセツトされ出力C0〜C3、D0〜D3を“ロウ”レベ
ルにする。又、上記の如くDF/F1の出力は“ハイ”レベ
ルになされているので、出力端子P0に接続された電源回
路21の入力CNTが“ハイ”レベルとなり、DC/DCコンバー
タは作動せず電池電圧の低電圧（3V）を出力する。
るのでリセツトされ出力C0〜C3、D0〜D3を“ロウ”レベ
ルにする。又、上記の如くDF/F1の出力は“ハイ”レベ
ルになされているので、出力端子P0に接続された電源回
路21の入力CNTが“ハイ”レベルとなり、DC/DCコンバー
タは作動せず電池電圧の低電圧（3V）を出力する。
更にDF/F2の出力が“ハイ”レベル、FF/3の出力が“ロ
ウ”レベルであるのでナンドゲート５がイネーブル、ナ
ンドゲート６がデイスエーブルとなり、ナンドゲート５
に接続された32KHzの水晶発振子22が発振を行い、ナン
ドゲート６に接続された8MHzの水晶発振子23は発振を停
止している。
ウ”レベルであるのでナンドゲート５がイネーブル、ナ
ンドゲート６がデイスエーブルとなり、ナンドゲート５
に接続された32KHzの水晶発振子22が発振を行い、ナン
ドゲート６に接続された8MHzの水晶発振子23は発振を停
止している。
又、D/FF4の出力が“ロウ”レベルであるのでクロツク
選択回路７は入力φ１を選択しナンドゲート５の出力で
ある3KHzを選択しているが、リセツト入力Ｒにはリセツ
ト回路８からの“ハイ”レベルが印加されているのでこ
の状態ではシステムクロツクの出力が禁止されている。
選択回路７は入力φ１を選択しナンドゲート５の出力で
ある3KHzを選択しているが、リセツト入力Ｒにはリセツ
ト回路８からの“ハイ”レベルが印加されているのでこ
の状態ではシステムクロツクの出力が禁止されている。
上記の状態からコンデンサーＣの充電が進み、その電圧
が所定の電圧に達するとリセツト回路８のリセツト状態
が解除される。又該リセツト回路８はカウンターを内蔵
しており、リセツト状態が解除されるとカウント動作を
開始する。上記の如く、この時水晶発振子22は発振状態
となり、ナンドゲート５から発振パルスが出力されてい
るので、リセツト回路８はリセツト解除後、該パルスを
所定数（例えば256パルス）計数し、その出力を“ハ
イ”レベルから“ロウ”レベルへ移行させる。よってク
ロツク選択回路７のリセツトが解除され入力φ１へ供給
されているナンドゲート５からの低周波数信号をCPU9へ
のシステムクロツクとしてCPU9に伝える。また同時にCP
U9のリセツト入力Ｒへも“ロウ”レベルが印加されるの
でCPU9は作動可能となり、上記周波数の数システムクロ
ツクにひてコンピユーターは作動する。
が所定の電圧に達するとリセツト回路８のリセツト状態
が解除される。又該リセツト回路８はカウンターを内蔵
しており、リセツト状態が解除されるとカウント動作を
開始する。上記の如く、この時水晶発振子22は発振状態
となり、ナンドゲート５から発振パルスが出力されてい
るので、リセツト回路８はリセツト解除後、該パルスを
所定数（例えば256パルス）計数し、その出力を“ハ
イ”レベルから“ロウ”レベルへ移行させる。よってク
ロツク選択回路７のリセツトが解除され入力φ１へ供給
されているナンドゲート５からの低周波数信号をCPU9へ
のシステムクロツクとしてCPU9に伝える。また同時にCP
U9のリセツト入力Ｒへも“ロウ”レベルが印加されるの
でCPU9は作動可能となり、上記周波数の数システムクロ
ツクにひてコンピユーターは作動する。
この様にして、該実施例にあつては、コンピユーターが
リセツト後には低周波数かつ低電圧駆動がなされる。
リセツト後には低周波数かつ低電圧駆動がなされる。
次に高速処理時の動作につき説明する。高速処理にあっ
てはCPU9の出力D0に“ロウ”レベルを出力すると共に出
力C0にラツチパルスが出力される。尚、この高速処理へ
の移行は、不図示の外部操作部材の操作によってROM10
内のプログラム処理にて実行されたり、又はプログラム
処理によるシーケンス中にプログラムに従って高速処理
へ移行されたりするものである。
てはCPU9の出力D0に“ロウ”レベルを出力すると共に出
力C0にラツチパルスが出力される。尚、この高速処理へ
の移行は、不図示の外部操作部材の操作によってROM10
内のプログラム処理にて実行されたり、又はプログラム
処理によるシーケンス中にプログラムに従って高速処理
へ移行されたりするものである。
上記のCPU9の出力D0からの“ロウ”レベル及び出力C0か
らのラツチパルスはDF/F1に供給されるので、DF/F1のＱ
出力は“ロウ”レベルへ移行し、電源回路21は該“ロ
ウ”レベルに応答して内部DC/DCコンバータを作動させ
る。
らのラツチパルスはDF/F1に供給されるので、DF/F1のＱ
出力は“ロウ”レベルへ移行し、電源回路21は該“ロ
ウ”レベルに応答して内部DC/DCコンバータを作動させ
る。
これにて電源回路21からの出力は電池20を昇圧したた高
電圧（5V）が出力されコンピユーターＡの電源端子Vcc
に該高電圧が供給される。
電圧（5V）が出力されコンピユーターＡの電源端子Vcc
に該高電圧が供給される。
又電源回路は高電圧作動中は信号VH（“ハイ”レベル）
を出力する様構成されており、このVH信号が端子P1を介
してコンピユーターＡに入力され、コンピユーターＡは
該VH信号に応答してCPU9の出力D2から“ハイ”レベル
を、又出力C2からラツチパルスが出力されDF/F3はＱ出
力を“ハイ”レベルとなす。これにてナンドゲート６が
イネーブルとなり、発振子23が発振を開始してナンドー
ゲート６から8MHzの高周波信号が出力される。
を出力する様構成されており、このVH信号が端子P1を介
してコンピユーターＡに入力され、コンピユーターＡは
該VH信号に応答してCPU9の出力D2から“ハイ”レベル
を、又出力C2からラツチパルスが出力されDF/F3はＱ出
力を“ハイ”レベルとなす。これにてナンドゲート６が
イネーブルとなり、発振子23が発振を開始してナンドー
ゲート６から8MHzの高周波信号が出力される。
又、CPU9は上記DF/F3のＱ出力を“ハイ”レベルとし
後、発振子の発振が安定するまで（例えば100ms）待っ
た後に出力D3に“ハイ”レベルを、又出力C3にラツチパ
ルスを出力し、DF/F4のＱ出力を“ハイ”レベルとな
す。該DF/F4のＱ出力（“ハイ”レベル）に応答してク
ロツク選択回路７は入力φ２を選択するため、ナンドゲ
ート６からの高周波数信号がシステムクロツクとして供
給されることとなり、これにて高速処理時は高電圧，高
周波数駆動がなされる。
後、発振子の発振が安定するまで（例えば100ms）待っ
た後に出力D3に“ハイ”レベルを、又出力C3にラツチパ
ルスを出力し、DF/F4のＱ出力を“ハイ”レベルとな
す。該DF/F4のＱ出力（“ハイ”レベル）に応答してク
ロツク選択回路７は入力φ２を選択するため、ナンドゲ
ート６からの高周波数信号がシステムクロツクとして供
給されることとなり、これにて高速処理時は高電圧，高
周波数駆動がなされる。
又、高速処理から低速処理へ移行させるためにはCPU9の
出力D0から“ハイ”レベルを、又C0からラツチパルスを
出力しDF/F1のＱ出力を“ハイ”レベルとなすと共にCPU
9の出力D2から“ロウ”レベルを、又C2からラツチパル
スを出力し、更に出力D3から“ロウ”レベルをC3からラ
ツチパルスを出力して発振子23を不作動とした上選択回
路７にて入力φ１を選択させることで停電圧，低周波数
駆動状態となる。
出力D0から“ハイ”レベルを、又C0からラツチパルスを
出力しDF/F1のＱ出力を“ハイ”レベルとなすと共にCPU
9の出力D2から“ロウ”レベルを、又C2からラツチパル
スを出力し、更に出力D3から“ロウ”レベルをC3からラ
ツチパルスを出力して発振子23を不作動とした上選択回
路７にて入力φ１を選択させることで停電圧，低周波数
駆動状態となる。
尚、上記リセツト動作は電源電池をセツトした場合の他
に電池20に対して給電スイツチを設け、該スチツチのオ
ンにて上記リセツト動作を行う様にしても良く、この場
合は電源投入ごとに低周波数、低電圧駆動から動作が開
始することとなる。
に電池20に対して給電スイツチを設け、該スチツチのオ
ンにて上記リセツト動作を行う様にしても良く、この場
合は電源投入ごとに低周波数、低電圧駆動から動作が開
始することとなる。
又、実施例ではリセツト中に発振子22を作動状態とな
し、発振子23を不作動状態にしているが、リセツト中、
両発振子を不作動となし、リセツト解除にて発振子22の
みを作動状態のとなしても良い。
し、発振子23を不作動状態にしているが、リセツト中、
両発振子を不作動となし、リセツト解除にて発振子22の
みを作動状態のとなしても良い。
又、本実施例では発振子に水晶発振子を用いているが、
これに限定するものでなく、セラミツク発振子,CR発振
子等を用いても良い、また、パルスを出力する発振器を
接続してもよい。
これに限定するものでなく、セラミツク発振子,CR発振
子等を用いても良い、また、パルスを出力する発振器を
接続してもよい。
＜効果＞ 以上説明したように、本発明では低周波，高周波、複数
の発振回路を有するマイクロコンピユーターに於いて、
リセツト後のシステム動作クロツクを低い周波数にする
ことにより、始めから高い電圧をマイクロコンピユータ
ーに与える必要がなくなり、またリセツト時、高い周波
数の発振回路を作動させないことにより消費電流を少な
くすることが可能となった。
の発振回路を有するマイクロコンピユーターに於いて、
リセツト後のシステム動作クロツクを低い周波数にする
ことにより、始めから高い電圧をマイクロコンピユータ
ーに与える必要がなくなり、またリセツト時、高い周波
数の発振回路を作動させないことにより消費電流を少な
くすることが可能となった。
このため、電池を用いた機器であるカメラ，ポータブル
ワードプロセツサー，電卓等において、電池をいれたと
きマイクロコンピユーターに高い電圧を与える必要がな
く、高速の処理を行う必要があるときのみ、例えばDC/D
Cコンバータを作動させ高い電圧をマイクロコンピユー
ターにあたえればよいので、このマイクロコンピユータ
ーを用いたシステムの構成を簡単にすることも可能とな
った。
ワードプロセツサー，電卓等において、電池をいれたと
きマイクロコンピユーターに高い電圧を与える必要がな
く、高速の処理を行う必要があるときのみ、例えばDC/D
Cコンバータを作動させ高い電圧をマイクロコンピユー
ターにあたえればよいので、このマイクロコンピユータ
ーを用いたシステムの構成を簡単にすることも可能とな
った。
第１図は本発明に係るコンピユーターの一実施例を示す
回路図である。 １〜４……Ｄ型フリツプフロツプ 5,6……ナンドゲート ７……クロツク選択回路 ８……リセツト回路 ９……CPU 20……電源回路 22,23……水晶発振子
回路図である。 １〜４……Ｄ型フリツプフロツプ 5,6……ナンドゲート ７……クロツク選択回路 ８……リセツト回路 ９……CPU 20……電源回路 22,23……水晶発振子
Claims (1)
- 【請求項１】低周波数のクロックパルスを出力する第１
の発振回路と、高周波数のクロックパルスを出力する第
２の発振回路と、高電圧又は低電圧をコンピューターの
作動電圧として供給する電源回路を備え、高又は低周波
数のクロックパルスと高又は低電圧を選択して高速又は
低速での処理動作を行うコンピューターのための電源及
び駆動回路において、前記電源回路から低電圧を選択し
て出力させるとともに前記第２の発振回路を不作動と
し、第１の発振回路のクロックパルスを選択させる第１
の制御モードと前記電源回路から高電圧を選択して出力
させるとともに前記第２の発振回路を作動状態となし、
該第２の発振回路のクロックパルスを選択させる第２の
制御モードを有する制御回路と、コンピューターをリセ
ット状態にするリセット回路とを設け、該リセット回路
の作動により前記制御回路のモードを第１の制御モード
となしたことを特徴とするコンピューターのための電源
及び駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62102461A JPH0673093B2 (ja) | 1987-04-25 | 1987-04-25 | コンピユ−タ−のための電源及び駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62102461A JPH0673093B2 (ja) | 1987-04-25 | 1987-04-25 | コンピユ−タ−のための電源及び駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63268015A JPS63268015A (ja) | 1988-11-04 |
| JPH0673093B2 true JPH0673093B2 (ja) | 1994-09-14 |
Family
ID=14328100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62102461A Expired - Lifetime JPH0673093B2 (ja) | 1987-04-25 | 1987-04-25 | コンピユ−タ−のための電源及び駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0673093B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4020548B2 (ja) | 1999-11-11 | 2007-12-12 | 富士通株式会社 | フリップフロップ制御回路、プロセッサおよびプロセッサの動作方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134356A (ja) * | 1982-02-05 | 1983-08-10 | Toshiba Corp | 集積回路 |
-
1987
- 1987-04-25 JP JP62102461A patent/JPH0673093B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63268015A (ja) | 1988-11-04 |
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