JPH0696156A - 遅延時間計算装置 - Google Patents

Abstract

(57)【要約】 【目的】 組合せ回路の入力端子から出力端子迄の論理
素子の遅延時間を計算する遅延時間計算部１を有する遅
延時間計算装置に関し、組合せ回路にループが存在して
も遅延時間の計算が出来る遅延時間計算装置の提供を目
的とする。 【構成】 組合せ回路の入力端子から出力端子方向に経
路を辿り通過した論理素子の端子名をメモリ７に記憶
し、複数の経路に分岐する時はどれか１つを順次選択し
出力端子方向に経路を辿り、該メモリ７に記憶されてい
る端子名の端子に到達した場合はループ検出とし回路切
断部３に移行するループ検出部２と、ループ検出部２に
てループ検出とした端子の前に通過した端子を仮想的に
切断とする回路切断部３を備えた構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、組合せ回路の遅延時間
を計算する遅延時間計算装置の改良に関する。

【０００２】組合せ回路とは、フリップフロップ（以下
ＦＦと称す）等のメモリ素子を含まず信号入力だけで回
路の出力時間が定まるものである。

【０００３】

【従来の技術】図６は１例のループを含む組合せ回路の
ブロック図、図９は１例の組合せ回路を複数持つ場合の
回路のブロック図である。

【０００４】ディジタルＬＳＩ等の論理回路を設計する
場合、回路の動作周波数等のタイミング条件が満たされ
なくてはならない。この為に組合せ回路の遅延時間を計
算するが、この作業は膨大となる為近年計算機により計
算を行う遅延時間計算装置が用いられるようになってき
ている。

【０００５】例えば図９に示す如き回路は、信号は、入
力外部端子２０から組合せ回路２１に入力し、出力より
メモリであるＦＦ２２の入力端子に入力し、ＦＦ２２の
出力端子２７より組合せ回路２３に入力し、出力よりＦ
Ｆ２４の入力端子に入力し、ＦＦ２４の出力端子２８よ
り組合せ回路２５に入力し、出力より出力外部端子２６
に到る。

【０００６】この場合、ＦＦ２２，２４に入力した信号
はクロックにより出力され、信号入力だけでは回路の出
力時間は定まらないので、遅延時間の計算は、入力外部
端子２０或いはメモリの出力端子２７，２８から、ＦＦ
２２，２４の入力端子，出力外部端子２６に到達する迄
の組合せ回路２１，２３，２５につき、入力から出力迄
の経路を辿り経路にある論理素子の遅延時間を図１，図
２に示す遅延時間計算部１にて計算する。

【０００７】

【発明が解決しようとする課題】しかしながら、組合せ
回路に図６に示す如くループが存在すると論理素子を辿
る際無限ループが生ずる。

【０００８】例えば図６の入力外部端子１０から出力外
部端子１５迄の遅延時間は、入力外部端子１０，アンド
回路１１，ノット回路１２，１３，１４，出力外部端子
１５の、ＩＮ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉ，ＯＵ
Ｔの経路の遅延時間であるが、ｉからアンド回路１１の
入力のａへのループが存在する為、ＩＮ，ｂ，ｃ，ｄ，
ｅ，ｆ，ｇ，ｈ，ｉ，ａ，ｂ，・・・の無限ループが生
ずる為に遅延時間の計算が出来ない。

【０００９】即ち、組合せ回路にループが存在すると従
来の遅延時間計算装置では組合せ回路の遅延時間の計算
が出来ない問題点がある。本発明は、組合せ回路にルー
プが存在しても組合せ回路の遅延時間の計算が出来る遅
延時間計算装置の提供を目的としている。

【００１０】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、メモリ素子を含まず論
理素子が接続された組合せ回路の入力端子から出力端子
迄の論理素子の遅延時間を計算する遅延時間計算部１を
有する遅延時間計算装置において、該組合せ回路の入力
端子から出力端子方向に経路を辿り通過した論理素子の
端子名をメモリ７に記憶し、複数の経路に分岐する時は
どれか１つを順次選択し出力端子方向に経路を辿り、該
メモリ７に記憶されている端子名の端子に到達した場合
はループ検出とし回路切断部３に移行するループ検出部
２と、該ループ検出部２にてループ検出とした端子の前
に通過した端子を仮想的に切断とする回路切断部３を備
えた構成とする。

【００１１】

【作用】本発明によれば、遅延時間計算部１にて組合せ
回路の遅延時間を計算する前に、ループ検出部２にて、
組合せ回路の入力端子から出力端子方向に経路を辿り通
過した論理素子の端子名をメモリ７に記憶し、複数の経
路に分岐する時はどれか１つを順次選択し出力端子方向
に経路を辿り、該メモリ７に記憶されている端子名の端
子に到達した場合はループ検出とし回路切断部３に移行
し、回路切断部３にてループ検出とした端子の前に通過
した端子を仮想的に切断とし、遅延時間計算部１にて組
合せ回路の遅延時間を計算するので、ループが存在して
も組合せ回路の遅延時間の計算が出来るようになる。

【００１２】

【実施例】図２は本発明の実施例の遅延時間計算装置の
ブロック図、図３は本発明の実施例の組合せ回路を複数
有する場合のループ検出処理部のフローチャート、図４
は本発明の実施例のループ検出部の処理のフローチャー
ト、図５は本発明の実施例の回路切断部の処理のフロー
チャート、図７は図６の組合せ回路のループ検出時の通
過端子配列表の格納データ数と対象となる端子名を示す
図、図８は図６の組合せ回路の図４にてのループ検出開
始ステップの格納データ数と対象となる端子名を示す
図、図１０は１例の論理素子の出力端子に接続されてい
る端子が複数ある場合の組合せ回路のブロック図及び経
路を示す図、図１１は１例の伝播する出力端子が複数あ
る論理素子を示す図である。

【００１３】本発明の実施例の遅延時間計算装置を図２
を用いて説明すると、ＣＰＵ９に、バスに接続された、
操作卓５，プリンタ６，ＲＡＭ７，例えば図９に示す組
合せ回路を複数持つ回路を記憶しているフアイル８，遅
延時間計算部１，図４に示す処理をするループ検出部
２，図５に示す処理をする回路切断部３、図３に示す処
理をするループ検出処理部４を有し、フアイル８に記憶
している回路をＲＡＭ７に展開し、ループ検出処理部４
にて各組合せ回路を指定し、ループ検出部２にてループ
があればこれを検出し回路切断部３にてループをなくす
るよう切断フラグをオンとし、遅延時間計算部１にて遅
延時間を計算しプリンタ６に出力するものである。

【００１４】次に図３に示すループ検出処理部４の処理
につき図９に示す回路を用いて説明する。図３のステッ
プ１にて、未処理の入力外部端子及びメモリの出力端子
が存在する間は、ステップ２に進み、未処理端子の１個
例えば図９の入力外部端子２０を選びステップ３に進
み、入力外部端子２０についてループ検出部２を呼出し
ループ検出をさせループがあれば回路切断部３にて切断
させステップ１に帰る動作を、次はメモリの出力端子２
７，次はメモリの出力端子２８を選び、未処理の入力外
部端子及びメモリの出力端子が存在しなくなる迄行う。

【００１５】そして遅延時間計算部１にて組合せ回路２
１，２２，２３の遅延時間を計算する。組合せ回路には
図１１に示す如き加算器もあり、これは入力側の上位桁
の入力端子Ａ１，Ｂ１への入力では、下位桁の出力端子
Ｓ０には関係がなく伝播しないが、上位桁の出力端子Ｓ
１，キャリアウト端子ＣＯの複数の出力端子には関係が
あり伝播し、下位桁の入力端子Ａ０，Ｂ０への入力で
は、下位桁の出力端子Ｓ０，上位桁の出力端子Ｓ１，キ
ャリアウト端子ＣＯの複数の出力端子には関係があり伝
播する。即ち、伝播する出力端子が複数あるものであ
る。この点は図４に示す処理フローのステップ７に関係
する。

【００１６】又組合せ回路には図１０に示す如き、論理
素子３１，３２，３５の出力端子に接続されている端子
が複数あるものがある。この場合の遅延時間を計算する
経路としては図１０（Ｂ）の経路図に示す如く５種類の
経路が生じ、遅延時間計算装置ではこの５種類につき遅
延時間を計算することになるが、この出力端子に接続さ
れている端子が複数ある点は図４の処理フローのステッ
プ４に関係する。

【００１７】次に、ループ検出部２の動作につき図４の
処理のフローチャートに従い図６に示す組合せ回路を例
にとり、図７に示す通過端子配列表と図８に示すループ
検出開始ステップの格納データ数と対象となる端子名を
示す図を用いて説明する。

【００１８】図４のステップ１にてループ検出を開始し
ステップ２に進む。一番目は図８に示す如く、格納デー
タ数は０で対象となる端子は入力外部端子１０のＩＮで
あるが、通過端子配列表には何も書いてなく、通過端子
配列表の対象となる端子名領域にはＩＮは存在しないの
で、ステップ３に進み、通過端子配列表の格納データ数
の項に０に１を加えた１を書込み、対象となる端子名領
域にはＩＮを書込みステップ４に進む。

【００１９】ステップ４では対象となる端子ＩＮに接続
されている全ての端子につき、ステップ６にての解析対
象となる端子が、組合せ論理素子の入力端子でなくなる
迄ステップ５〜ステップ１０の動作を行う。

【００２０】図６の場合は図１０に示す組合せ回路の場
合と異なり端子ＩＮに接続されている端子はｂしかない
のでｂにつき以下の動作を行う。ステップ５では、解析
対象となる端子ｂを指定し、ステップ６に進む。

【００２１】ステップ６では解析対象となる端子ｂが組
合せ論理素子の入力端子であるかどうかを見、入力端子
でなければステップ４に帰るが、この場合はアンド回路
１１の入力端子であるのでステップ７に進む。

【００２２】ステップ７では解析対象端子から伝播する
全ての出力端子に付きステップ８〜ステップ１０の動作
を繰り返す。この場合は図１１の加算器の場合と異な
り、出力端子はｃしかないのでステップ８にて出力端子
ｃを指定しステップ９にて通過端子配列表の格納データ
数の項に格納データ数１に１を加えた２を書込み、対象
となる端子名領域に入力端子ｂを書込み、ステップ１０
に進み、格納データ数を上記の２とし対象となる出力端
子をｃとしステップ２に帰る。

【００２３】２番目のループ検出の場合は図８に示す如
く格納データ数は２対象となる端子はｃで通過端子配列
表の対象となる端子名領域には存在しないのでステップ
３に進み上記と同じ動作をするが、この場合は通過端子
配列表の格納データ数の項は３，４となり対象となる端
子名はｃ，ｄとなり又ステップ２に帰る。

【００２４】このような動作を繰り返すと、図７に示す
如く、通過端子配列表の格納データ数の項は１１で対象
となる端子名はｃとなる。するとステップ２にて対象と
なる端子が通過端子配列表の対象となる端子名領域に存
在することとなり、ステップ１１に進み対象となる端子
名領域に存在する端子ｃを回路切断部３に移行する。

【００２５】回路切断部３では、図５のステップ１に
て、移行した通過端子配列表の対象となる端子ｃの１つ
前に書き込んだ端子ａを指定し、ステップ２進み、指定
した端子ａの切断フラグをオンとし仮想的に切断状態と
する。

【００２６】そして遅延時間計算部１にて、アンド回路
１１，ノット回路１２，１３，１４の遅延時間の合計を
計算する。即ち、遅延時間計算の前に組合せ回路のルー
プを検出し、仮想的にループを切断するので、組合せ回
路にループがあっても遅延時間を計算出来るようにな
る。

【００２７】

【発明の効果】以上詳細に説明せる如く本発明によれ
ば、遅延時間計算の前に組合せ回路のループを検出し、
仮想的にループを切断するので、組合せ回路にループが
あっても遅延時間を計算出来るようになる効果がある。

【図面の簡単な説明】

【図１】は本発明の原理ブロック図、

【図２】は本発明の実施例の遅延時間計算装置のブロッ
ク図、

【図３】は本発明の実施例の組合せ回路を複数有する場
合のループ検出処理部のフローチャート、

【図４】は本発明の実施例のループ検出部の処理のフロ
ーチャート、

【図５】は本発明の実施例の回路切断部の処理のフロー
チャート、

【図６】は１例のループを含む組合せ回路のブロック
図、

【図７】は図６の組合せ回路のループ検出時の通過端子
配列表の格納データ数と対象となる端子名を示す図、

【図８】は図６の組合せ回路の図４にてのループ検出開
始ステップの格納データ数と対象となる端子名を示す
図、

【図９】は１例の組合せ回路を複数持つ場合の回路のブ
ロック図、

【図１０】は１例の論理素子の出力端子に接続されてい
る端子が複数ある場合の組合せ回路のブロック図及び経
路を示す図、

【図１１】は１例の伝播する出力端子が複数ある論理素
子を示す図である。

【符号の説明】

１は遅延時間計算部、 ２はループ検出部、 ３は回路切断部、 ４はループ検出呼出部、 ５は操作卓、 ６はプリンタ、 ７はメモリ，ＲＡＭ、 ８はファイル、 ９はＣＰＵ、 １０，２０，３０は入力外部端子、 １１，３５，３６はアンド回路、 １２〜１４、３１〜３３はノット回路、 １５，２６，３７は出力外部端子、 ２１，２３，２５は組合せ回路、 ２２，２４はフリップフロップ、 ２７，２８はメモリの出力端子、 ３４はオア回路を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 メモリ素子を含まず論理素子が接続され
   た組合せ回路の入力端子から出力端子迄の論理素子の遅
   延時間を計算する遅延時間計算部（１）を有する遅延時
   間計算装置において、該組合せ回路の入力端子から出力
   端子方向に経路を辿り通過した論理素子の端子名をメモ
   リ（７）に記憶し、複数の経路に分岐する時はどれか１
   つを順次選択し出力端子方向に経路を辿り、該メモリ
   （７）に記憶されている端子名の端子に到達した場合は
   ループ検出とし回路切断部（３）に移行するループ検出
   部（２）と、該ループ検出部（２）にてループ検出とし
   た端子の前に通過した端子を仮想的に切断とする回路切
   断部（３）を備えたことを特徴とする遅延時間計算装
   置。