JPH07105000A

JPH07105000A - フェッチエラー制御装置

Info

Publication number: JPH07105000A
Application number: JP5252748A
Authority: JP
Inventors: Hideaki Shioda; 英明塩田
Original assignee: Fuji Electric Co Ltd; Fuji Facom Corp
Current assignee: Fuji Electric Co Ltd; Fuji Facom Corp
Priority date: 1993-10-08
Filing date: 1993-10-08
Publication date: 1995-04-21

Abstract

(57)【要約】（修正有）【目的】命令のフェッチと実行をパイプライン方式で
並行して行う中央処理装置（ＣＰＵ）において、命令の
フェッチエラーが検出された時、ＣＰＵのパイプライン
動作を停止することなく、高速に命令フェッチの再試行
を行う。【構成】命令のフェッチエラーが検出されると、エラ
ー検出手段５４は命令実行手段５６による命令実行を停
止するべきか否かを判別し、エラー信号５７をフェッチ
エラー計数手段５５に出力する。このとき再試行制御手
段５１は、フェッチエラーの検出された命令の命令アド
レスを再びアドレスバス４に送出し、フェッチの再試行
を行う。また命令変更手段５３は、このときフェッチさ
れた命令コードを直ちに他の命令コードに変更して、命
令実行手段５６に送る。命令実行手段５６はフェッチさ
れた命令コードの代わりに、送られてきた他の命令コー
ドを実行する。フェッチエラー計数手段５５はエラー信
号５７の出力回数を計数し、計数値が一定値を越える
と、異常処理に移行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ、コント
ローラ等に用いられる中央処理装置の制御方式に係わ
り、さらに詳しくは、マイクロコンピュータのフェッチ
エラー制御装置に関する。

【０００２】

【従来の技術】コンピュータ、コントローラ等の各種情
報処理装置において、中央処理装置（ＣＰＵ）による処
理の信頼性と安定性を向上させることは常に大きな課題
であり、そのために様々な技術が導入されてきた。ＣＰ
Ｕによる命令実行時の誤動作を防止するために、実行さ
れる命令コードがプログラムメモリから正しく読み出さ
れているかどうかをバス上で監視するフェッチエラー監
視技術もその一つである。

【０００３】一般には、ＣＰＵ外部にパリティチェック
機構やバス転送時間監視機構などの、命令フェッチエラ
ー検出機構を設け、フェッチエラーを検出した場合に
は、異常検出信号をＣＰＵに出力する方法がよく用いら
れている。

【０００４】従来のＣＰＵにおいては、ＣＰＵ外部の命
令フェッチエラー検出機構より異常検出信号を受け取る
と、直ちに割り込みやトラップ等の例外処理を発生させ
ることによりフェッチの再試行処理、すなわちフェッチ
リトライ処理を行っている。

【０００５】図１２は従来のＣＰＵの内部構成を示して
いる。図１２のＣＰＵは命令フェッチ部１１と命令実行
部２１が並行して処理を行うパイプライン構造を持ち、
アドレスバス１６とデータバス１７により図１２不図示
のプログラムメモリに接続されている。異常検出信号１
８はデータバス１７上の命令コードを監視している命令
フェッチエラー検出機構より出力される。

【０００６】命令フェッチ部１１においては、まず、フ
ェッチプログラムカウンタレジスタ１４に格納されてい
るフェッチされる命令の命令アドレスが、アドレスバス
１６に出力される。次にプログラムメモリからこの命令
アドレスに従って取り出された命令コードが、データバ
ス１７を介してフェッチインストラクションレジスタ１
５に取り込まれる。そしてフェッチプログラムカウンタ
レジスタ１４は命令アドレスをアドレス更新カウンタ１
３及び命令実行部２１内の実行プログラムカウンタレジ
スタ２２に送り、フェッチインストラクションレジスタ
１５は取り込んだ命令コードを命令実行部２１内の実行
インストラクションレジスタ２３に送る。

【０００７】命令実行部２１においては、命令実行器２
４は命令フェッチ部１１より引き渡された命令アドレス
と命令コードを、それぞれ実行プログラムカウンタレジ
スタ２２と実行インストラクションレジスタ２３から取
り出し、命令の実行処理を行う。制御・演算命令等の場
合はレジスタファイル２５を参照しながら命令を実行す
る。もし実行した命令が分岐命令であった場合は、分岐
命令検出信号２７を論理「１」に設定して、その分岐命
令に記述された分岐先アドレス２６と共に命令フェッチ
部１１のマルチプレクサ１２に対して出力する。

【０００８】マルチプレクサ１２は分岐命令検出信号２
７が論理「０」のときは、アドレス更新カウンタ１３に
よりインクリメントされた命令アドレスを選択して、フ
ェッチプログラムカウンタレジスタ１４にセットし、分
岐命令検出信号２７が論理「１」のときは分岐先アドレ
ス２６を選択してフェッチプログラムカウンタレジスタ
１４にセットする。

【０００９】ここで、命令フェッチエラー検出機構によ
り、フェッチされた命令コードに異常が検出された場合
は、異常検出信号１８が論理「１」となって異常検出を
直ちに命令実行器２４に通知する。命令実行器２４はこ
れを受けて、命令の実行を一時中断してパイプライン動
作を停止し、異常のあった命令を再度フェッチするため
に割り込みやトラップなどの例外処理を発生して、フェ
ッチリトライルーチンを起動する。

【００１０】図１３はこのフェッチリトライルーチンの
一例を示すフローチャートである。例外処理が発生する
と、図１３のステップＳ１０１において、まず発生要因
のチェックが行われる。例外処理の発生要因がフェッチ
エラーであったときは（Ｓ１０２、ＹＥＳ）Ｓ１０３で
リトライカウンタがインクリメントされ、そのほかの要
因であったときは（Ｓ１０２、ＮＯ）他のエラー処理に
移る（Ｓ１０７）。

【００１１】次にＳ１０４においてリトライカウンタの
値がある一定回数に達したかどうかがチェックされ、リ
トライカウンタがカウントアップしたときは（Ｓ１０
４、ＹＥＳ）、フェッチエラーが一定回数連続して起こ
ったものとして、命令フェッチのリトライを断念し、Ｃ
ＰＵの動作を停止する（Ｓ１０８）。リトライカウンタ
がカウントアップしていなければ（Ｓ１０４、ＮＯ）、
Ｓ１０５でフェッチインストラクションレジスタ１５や
実行インストラクションレジスタ２３をクリアしてフェ
ッチされた命令コードを破棄し、続いてＳ１０６でフェ
ッチプログラムカウンタレジスタ１４に同じ命令アドレ
スを再セットした後、通常のプログラム処理に復帰す
る。

【００１２】このように従来のＣＰＵにおいては、フェ
ッチエラーが検出された時の命令フェッチの再試行を、
割り込みやトラップ等のフェッチリトライルーチンによ
り行っている。

【００１３】

【発明が解決しようとする課題】しかしながら従来のＣ
ＰＵにおける命令コードのフェッチエラー制御方法で
は、次のような問題がある。（１）異常のあった命令を再フェッチするためにフェッ
チプログラムカウンタレジスタに再度同じ命令アドレス
をセットするには、ＣＰＵが他の処理を停止させて例外
処理を発生させなければならず、多くの処理時間が必要
である。（２）また異常のあった命令をフェッチインストラクシ
ョンレジスタと実行インストラクションレジスタから消
去するためにも、やはりＣＰＵが例外処理を発生させな
ければならず、多くの処理時間が必要である。（３）さらにフェッチエラーが検出されるたびに例外処
理を発生させるので、連続してフェッチエラーが発生す
ると図１３の処理を何度も繰り返すことになり、処理時
間も発生回数に比例して増大する。実際には、予め決め
られた一定回数のフェッチリトライを連続して実行し、
それでも正常な命令コードをフェッチすることができな
かった場合に、ＣＰＵが例外処理を発生させる形態が望
ましい。

【００１４】さらにこのようなフェッチリトライのため
の複雑な制御を例外処理ルーチンによって行うには、そ
の処理手順をユーザーがプログラムによって構築する必
要がある。

【００１５】一部のＣＰＵには、これら一連の処理を全
てマイクロコードによって制御するものもあるが、その
実行中にＣＰＵは、命令フェッチ部及び命令実行部の処
理を一時停止しなければならず、多くの待ち時間が必要
になる問題は同様に存在する。

【００１６】また上述のようなフェッチエラー制御方法
では、近年盛んに導入されつつある、パイプラインの多
段化技術やＲＩＳＣアーキテクチャ（Reduced Instruct
ionSet Computer Architecture ）のマイクロコードレ
ス化技術に効果的に対応することができない。

【００１７】本発明の目的は、命令のフェッチエラーが
検出された時、ＣＰＵのパイプライン動作を乱したり、
処理を停止させたりすることなく、高速に命令フェッチ
の再試行を行うことが可能なフェッチエラー制御装置を
提供することである。

【００１８】

【課題を解決するための手段】図１は本発明のフェッチ
エラー制御装置を備える中央処理装置（ＣＰＵ）の原理
ブロック図である。図１でＣＰＵ１はアドレスバス４と
データバス５を介して外部のプログラムメモリと接続さ
れている。

【００１９】本発明はデータバス５を介してプログラム
メモリから入力される命令を格納するフェッチ手段５２
と、フェッチ手段５２に格納された命令を実行する命令
実行手段５６とを有し、命令のフェッチとフェッチされ
た命令の実行を並行して処理するパイプライン構造をも
つＣＰＵ１におけるフェッチエラー制御装置であって、
エラー検出手段５４と、再試行制御手段５１、命令変更
手段５３、フェッチエラー計数手段５５とを備える。

【００２０】エラー検出手段５４は、フェッチエラー検
出信号６により命令のフェッチエラーの検出を通知され
たとき、命令実行手段５６による命令の実行を停止すべ
きか否かを判別し、命令の実行を停止すべきであれば、
フェッチエラー計数手段５５に対してエラー信号３８を
出力する。

【００２１】このとき再試行制御手段５１は、フェッチ
エラーの発生した該命令のアドレスをアドレスバス４に
対して再度出力し、プログラムメモリからの該命令のフ
ェッチを再度行う。

【００２２】また命令変更手段５３はこのとき、フェッ
チされてフェッチ手段５２に格納されている前記フェッ
チエラーの発生した命令を、直ちに命令実行手段５６の
動作に影響を与えないような他の命令に変更して、命令
実行手段５６に出力し、命令実行手段５６は変更後の命
令である他の命令を実行処理する。

【００２３】フェッチエラー計数手段５５は、エラー検
出手段５４からのエラー信号５７の出力回数を計数し、
その計数値が一定値を越えたとき、命令実行手段５６に
対して例外処理信号５８を出力する。命令実行手段５６
は例外処理信号５８を受け取ると、命令の実行を停止
し、異常処理のための例外処理を発生させる。

【００２４】

【作用】フェッチエラー検出信号６によって、命令のフ
ェッチエラーの発生がＣＰＵに通知されると、エラー検
出手段５４が命令実行手段５６の実行処理を停止させる
か否かを判別するので、実行を停止させる必要のないと
きは、命令実行手段５６は実行処理を継続することがで
きる。

【００２５】また命令のフェッチエラーが発生した時、
フェッチエラーの検出された命令を再度フェッチするた
めに、再試行制御手段５１が当該命令の命令アドレスを
自動的にアドレスバス４に送出するので、命令の再フェ
ッチのために命令実行手段５６の動作を停止させること
はない。

【００２６】このとき、命令実行手段５６は命令変更手
段５３により変更された、実行動作に影響を及ぼさない
他の命令を実行するので、フェッチエラーの発生した命
令の実行による実行エラーを起こさずに済み、またパイ
プライン動作を継続しながら、フェッチリトライが成功
するまで待つことができる。

【００２７】さらにフェッチエラー計数手段５５は、エ
ラー信号５７の出力回数を計数し、この回数が予め決め
られた一定回数を越えた時、例外処理信号５８を出力す
る。命令実行手段５６はこの例外処理信号５８を受け
て、割り込みやトラップ等の例外処理を発生させ、異常
検出処理を実行する。このようにすれば、フェッチエラ
ーが連続して発生した場合、一定回数続けてフェッチリ
トライを行った後に例外処理を発生させるので、続けて
フェッチリトライを行っている間はＣＰＵ１のパイプラ
イン動作を停止させなくて済む。

【００２８】

【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。図２はパリティチェックによる命令フェッ
チエラー検出機構を示している。図２においてＣＰＵ１
はアドレスバス４とデータバス５によりプログラムメモ
リ２と接続されており、データバス５上にはパリティチ
ェック機構３が接続されている。ＣＰＵ１はフェッチす
るべき命令コードのアドレスをアドレスバス４上に出力
し、プログラムメモリ２からその命令コードをデータバ
ス５を介して取り出す。このとき、パリティチェック機
構３はデータバス５上に取り出された命令コードのパリ
ティを監視しており、パリティ異常を検出するとフェッ
チエラー検出信号６をＣＰＵ１に出力する。ＣＰＵ１は
このフェッチエラー検出信号６により、データバス５上
に取り出された命令コードに異常があることを知らされ
る。

【００２９】図３は本発明のフェッチエラー制御装置を
用いた一実施例のＣＰＵの構成図である。図３のＣＰＵ
は命令のフェッチを行う命令フェッチ部３１とフェッチ
された命令を実行する命令実行部４１の２段より成るパ
イプライン構造を持ち、格段の処理が並行して実行され
る。

【００３０】また命令フェッチ部３１はアドレスバス４
とデータバス５により図２のプログラムメモリ２に接続
され、プログラムメモリ２からデータバス５上に出力さ
れる命令コードは、例えば図２のパリティチェック機構
３のようなフェッチエラー検出機構により監視されてい
る。フェッチエラー検出機構はこの命令コードにフェッ
チエラーを検出すると、フェッチエラー検出信号６を論
理「１」に設定してＣＰＵ１に対して出力する。

【００３１】図２では命令フェッチエラーの検出手段と
して、ＣＰＵ１外部に設けられたパリティチェック機構
３を用いているが、これをＣＰＵ１内部に設けたり、あ
るいはまた、パリティチェック機構３以外のフェッチエ
ラー検出機構を用いることも可能である。これらの場合
も、フェッチエラーが検出されると、フェッチエラー検
出信号６が論理「１」に設定される。

【００３２】図３の命令フェッチ部３１は、フェッチプ
ログラムカウンタレジスタ３３、フェッチインストラク
ションレジスタ３４、エラー検出回路３６、再試行制御
回路３２、命令書換え回路３５及びフェッチエラー計数
回路３７より構成され、命令実行部４１は実行プログラ
ムカウンタレジスタ４２、実行インストラクションレジ
スタ４３、命令実行器４４及びレジスタファイル４５よ
り構成される。

【００３３】図３で命令フェッチ部３１と命令実行部４
１の実行プログラムカウンタレジスタ４２、実行インス
トラクションレジスタ４３、命令実行器４４がフェッチ
エラー制御装置を形成している。命令フェッチ部３１の
再試行制御回路３２とフェッチプログラムカウンタレジ
スタ３３は図１の再試行制御手段５１に対応し、フェッ
チインストラクションレジスタ３４はフェッチ手段５２
に対応する。また命令書換え回路３５、エラー検出回路
３６、フェッチエラー計数回路３７はそれぞれ、命令変
更手段５３、エラー検出手段５４、フェッチエラー計数
手段５５に対応している。命令実行部４１は命令実行手
段５６に対応する。

【００３４】フェッチエラー検出機構から出力されたフ
ェッチエラー検出信号６は、エラー検出回路３６、再試
行制御回路３２、命令書換え回路３５に入力される。命
令フェッチ部３１のフェッチプログラムカウンタレジス
タ３３は格納されたフェッチする命令の命令アドレスを
アドレスバス４に送出し、フェッチインストラクション
レジスタ３４は、フェッチプログラムカウンタレジスタ
３３から送出された命令アドレスに応じてフェッチさ
れ、データバス５より入力される命令コードを格納す
る。

【００３５】フェッチプログラムカウンタレジスタ３３
はまた、命令アドレスを再試行制御回路３２及び命令実
行部４１内の実行プログラムカウンタレジスタ４２に送
り、再試行制御回路３２はフェッチエラー検出信号６が
論理「１」のとき、フェッチリトライを行うために、フ
ェッチプログラムカウンタレジスタ３３から送られた命
令アドレスを再びフェッチプログラムカウンタレジスタ
３３に戻す。

【００３６】フェッチインストラクションレジスタ３４
は取り込んだ命令コードを、命令書換え回路３５を介し
て、命令実行部４１内の実行インストラクションレジス
タ４３に送る。フェッチエラー検出信号６が論理「１」
のとき、命令書換え回路３５はフェッチインストラクシ
ョンレジスタ３４から入力された命令コードを実行イン
ストラクションレジスタ４３に送らずに、代わりに命令
書換え回路３５内に格納していた他の命令コードを送
る。

【００３７】命令実行部４１の命令実行器４４は実行プ
ログラムカウンタレジスタ４２と実行インストラクショ
ンレジスタ４３から、それぞれ命令アドレスと命令コー
ドを取り出し、その命令コードを実行する。このとき、
必要に応じてデータをレジスタファイル４５から取り出
し、演算結果等をレジスタファイル４５に格納する。実
行した命令が分岐命令のときは、分岐先アドレス６１を
再試行制御回路３２に対して出力し、また分岐命令検出
信号６２を論理「１」に設定して、再試行制御回路３２
とエラー検出回路３６に対して出力する。

【００３８】エラー検出回路３６はフェッチエラー検出
信号６と分岐命令検出信号６２の値から、命令実行部４
１の実行処理を停止するべきと判定すると、エラー信号
３８を論理「１」に設定し、フェッチエラー計数回路３
７に送る。

【００３９】フェッチエラー計数回路３７は、ＣＰＵ１
から入力されるリード外１信号

【００４０】

【外１】

【００４１】６３に同期して、エラー信号３８が論理
「１」になる回数を計数し、計数値が予め決められた一
定値に達すると、例外処理信号３９を論理「１」に設定
して命令実行器４４に出力する。命令実行器４４は例外
処理信号３９が論理「１」になると、命令の実行処理を
停止し、例外処理を発生させて異常処理に移行する。

【００４２】ここで、図４、５を参照しながら、図３の
エラー検出回路３６の一実施例について説明する。図３
のエラー検出回路３６は、フェッチエラー検出信号６と
分岐命令検出信号６２の値に基づいて、命令実行部４１
による命令コードの実行を停止すべきか否かを判別し、
停止すべきであればエラー信号３８を論理「１」とし
て、フェッチエラー計数回路５４に出力する。

【００４３】図４はエラー検出回路３６の一実施例の動
作を説明するフローチャートである。図４のステップＳ
１５１において、エラー検出回路３６はまずフェッチエ
ラー検出信号６の値を判定する。フェッチエラー検出信
号６が論理「０」のときは、命令実行器４４の処理を停
止させる必要がないので、エラー信号３８を論理「０」
に設定する（Ｓ１５４）。

【００４４】フェッチエラー検出信号６が論理「１」の
ときは、Ｓ１５２において分岐命令検出信号６２の値を
判定する。分岐命令検出信号６２が論理「１」であれ
ば、分岐先のアドレスへ命令実行器４４の制御が移行
し、フェッチされた分岐命令に後続する命令コードは実
行されないので、フェッチエラーが発生したにも係わら
ず、実行エラーが起こる危険はない。従って命令の実行
を停止させる必要がないので、エラー信号３８を論理
「０」に設定する（Ｓ１５４）。

【００４５】フェッチエラー検出信号６が論理「１」
で、かつ分岐命令検出信号６２が論理「０」のときは、
命令実行器４４により実行される命令コードが正常でな
く、実行エラーが起こる可能性があるので、エラー信号
３８を論理「１」に設定する（Ｓ１５３）。

【００４６】このような動作を行うエラー検出回路３６
の一実施例を図５に示す。図５のエラー検出回路３６
は、命令実行器４４からの分岐命令検出信号６２の値を
反転して出力するインバータ７１と、インバータ７１の
出力とフェッチエラー検出信号６との論理積をとって、
エラー信号３８として出力するＡＮＤゲート７２から構
成される。

【００４７】ＡＮＤゲート７２の出力、つまりエラー信
号３８は、フェッチエラー検出信号６が論理「１」で、
かつ分岐命令検出信号６２が論理「０」のとき、すなわ
ち、フェッチされた命令コードにフェッチエラーが検出
され、かつ先に実行された命令が分岐命令でなかったと
きのみ論理「１」となり、その他の場合は論理「０」と
なる。従って、フェッチエラーが発生しても、先に実行
された命令が分岐命令であれば、フェッチエラーが発生
したことがフェッチエラー計数回路３７に伝えられない
ので、フェッチエラー計数回路３７はこの場合のフェッ
チエラーをエラーとして計数しない。

【００４８】次に、図６、７を参照しながら、図３の再
試行制御回路３２の一実施例について説明する。図３の
再試行制御回路５２は、フェッチエラー検出信号６と分
岐命令検出信号６２の値に応じて、次にフェッチする命
令のアドレス生成を行う。

【００４９】図６は図３の再試行制御回路３２の動作を
説明するフローチャートである。図６のステップＳ２０
１において、再試行制御回路３２は、まず命令実行器４
４からの分岐命令検出信号６２が論理「１」かどうかを
判定し、論理「１」であれば次に分岐先命令をフェッチ
する必要があるので、命令実行器４４から与えられる分
岐先アドレス６１をフェッチプログラムカウンタレジス
タ３３に対して出力する（Ｓ２０４）。

【００５０】分岐命令検出信号６２が論理「０」のとき
は、次にＳ２０２においてフェッチエラー検出信号６が
論理「１」かどうかを判定する。フェッチエラー検出信
号６が論理「０」であれば、プログラム上後続する命令
の命令アドレスをフェッチプログラムカウンタレジスタ
３３に対して出力する（Ｓ２０３）。フェッチエラー検
出信号６が論理「１」であれば、命令コードのフェッチ
リトライを行うために、フェッチプログラムカウンタレ
ジスタ３３からの命令アドレスを更新せずに、そのまま
フェッチプログラムカウンタレジスタ３３に再出力する
（Ｓ２０５）。

【００５１】このような動作を行う再試行制御回路３２
の一実施例を図７に示す。図７の再試行制御回路３２
は、フェッチプログラムカウンタレジスタ３３からの命
令アドレスをインクリメントして出力するアドレス更新
カウンタ７４と、フェッチプログラムカウンタレジスタ
３３からの命令アドレス、アドレス更新カウンタ７４の
出力、分岐先アドレス６１のいずれかを選択して出力す
るマルチプレクサ７３から構成される。

【００５２】マルチプレクサ７３は、フェッチエラー検
出信号６と分岐命令検出信号６２が共に論理「０」のと
きは、アドレス更新カウンタ７４により更新された命令
アドレスを、後続命令の命令アドレスとして出力する。
また分岐命令検出信号６２が論理「１」のときは、既に
フェッチされている命令コードは自動的に無効となるの
で、フェッチエラー検出信号６の値に依らず、分岐先ア
ドレス６１を出力する。分岐命令検出信号６２が論理
「０」でかつ、フェッチエラー検出信号６が論理「１」
のときは、エラーの検出された命令コードのフェッチリ
トライを行うために、フェッチプログラムカウンタレジ
スタ３３からの命令アドレスをそのまま出力する。

【００５３】マルチプレクサ７３の出力は、フェッチプ
ログラムカウンタレジスタ３３に格納された後、次の命
令フェッチの際に、命令アドレスとしてアドレスバス４
に出力される。

【００５４】次に、図８、９を参照しながら、図３の命
令書換え回路３５の一実施例について説明する。図３の
命令書換え回路３５は、フェッチエラー検出信号６を受
けて、フェッチインストラクションレジスタ３４より入
力される命令コードを書き換えて、実行インストラクシ
ョンレジスタ４３に送る。

【００５５】図８は図３の命令書換え回路３５の動作を
説明するフローチャートである。図８のステップＳ２１
１において、命令書換え回路３５はフェッチエラー検出
信号６が論理「１」かどうかを判定し、論理「１」であ
れば、フェッチインストラクションレジスタ３４からの
エラーの検出された命令コードを破棄し、代わりに命令
実行器２４の動作に影響を与えないような、他の命令コ
ードを実行インストラクションレジスタ４３に対して出
力する（Ｓ２１３）。フェッチエラー検出信号６が論理
「０」であれば、フェッチインストラクションレジスタ
３４からの命令コードは正常なので、そのまま実行イン
ストラクションレジスタ４３に対して出力する（Ｓ２１
２）。

【００５６】このような動作を行う命令書換え回路３５
の一実施例を図９に示す。図９の命令書換え回路３５
は、書換え用の命令コードを予め格納しておく命令書換
えレジスタ７５と、命令書換えレジスタ７５より出力さ
れる命令コード、またはフェッチインストラクションレ
ジスタ３４より入力される命令コードのいずれかを選択
して出力するマルチプレクサ７６から構成される。

【００５７】命令書換えレジスタ７５には、命令実行器
４４の動作に影響を与えないような命令コード、例えば
ノーオペレーションコード（ＮＯＰコード）が格納され
る。マルチプレクサ７６は、フェッチエラー検出信号６
が論理「０」のときは、フェッチインストラクションレ
ジスタ３４より入力される命令コードをそのまま出力
し、フェッチエラー検出信号６が論理「１」のときは、
命令書換えレジスタ７５に格納されている命令コード、
例えばＮＯＰコードを出力する。

【００５８】マルチプレクサ７６の出力は実行インスト
ラクションレジスタ４３に格納されるが、このとき実行
プログラムカウンタレジスタ４２にはフェッチプログラ
ムカウンタレジスタ３３に格納された命令アドレス、つ
まりフェッチインストラクションレジスタ３４より入力
される命令コードに対応する命令アドレスが格納され
る。

【００５９】命令実行器４４は実行プログラムカウンタ
レジスタ４２の命令アドレスを読み出し、実行インスト
ラクションレジスタ４３に格納された命令コードを、プ
ログラムメモリ２からフェッチした命令コードと解釈し
て実行する。これがＮＯＰコードであった場合は実際に
は何も行わないので、命令実行器４４によるプログラム
処理に影響を与えることはない。従って、フェッチエラ
ーが発生したときでも、命令実行器４４は処理を停止す
ることがなく、次にフェッチリトライが成功した時、連
続して再フェッチされた命令コードを実行することがで
きる。

【００６０】図３では命令書換え回路３５がフェッチイ
ンストラクションレジスタ３４と実行インストラクショ
ンレジスタ４３の間に接続されている。しかしながら本
発明はこれに限定するものではなく、命令書換え回路３
５をＣＰＵ内の他の場所に設けることもできる。例えば
命令書換え回路３５を実行インストラクションレジスタ
４３と命令実行器４４の間に接続して、実行インストラ
クションレジスタ４３から出力される命令コードを書き
換えるような構成も可能である。

【００６１】最後に、図１０、１１を参照しながら、図
３のフェッチエラー計数回路３７の一実施例について説
明する。図３のフェッチエラー計数回路３７は、エラー
検出回路３６からのエラー信号３８が連続して論理
「１」となる回数を計数し、それが一定回数に達する
と、命令実行器４４に対して例外処理信号３９を出力す
る。

【００６２】図１０はフェッチエラー計数回路３７の動
作を説明するフローチャートである。図１０のステップ
Ｓ２２１において、フェッチエラー計数回路３７はエラ
ー信号３８が論理「１」かどうかを判定する。エラー信
号３８が論理「０」であれば、命令実行器４４の処理を
停止させる必要がないので、計数値をクリアし（Ｓ２２
５）、例外処理信号３９を論理「０」に設定する（Ｓ２
２６）。エラー信号３８が論理「１」であれば、計数値
をインクリメントする（Ｓ２２２）。

【００６３】ステップＳ２２３においてフェッチエラー
計数回路５４は、計数値が予め設定された一定値に到達
したかどうかを判定する。同一命令に対するフェッチエ
ラーが連続して発生し、フェッチエラーの計数値が一定
値に達すると、命令実行器４４に対して例外処理を要求
するために、例外処理信号３９を論理「１」に設定する
（Ｓ２２４）。計数値が一定値に達していなければ、ス
テップＳ２２１に戻る。

【００６４】このような動作を行うフェッチエラー計数
回路３７の一実施例を図１１に示す。図１１のフェッチ
エラー計数回路３７はクロック同期方式のカウンタ７７
により構成され、エラー信号３８がカウンタ７７のカウ
ント端子（ＣＮＴ）とクリア端子外２に入力され、
例外処理信号は出力端子（ＯＵＴ）から出力される。

【００６５】

【外２】

【００６６】カウンタ７７のクロック端子（ＣＬＫ）に
は同期クロックとして、命令実行器４４により生成され
るリード外３信号６３が入力される。外４信号
６３

【００６７】

【外３】

【００６８】

【外４】

【００６９】は、ＣＰＵ１がプログラムメモリ２から命
令コードをフェッチして、フェッチインストラクション
レジスタ３４に格納するために用いる命令フェッチ用の
信号である。

【００７０】カウント端子に入力されるエラー信号３８
は、ＲＤ信号６３によりその論理「１」の回数がカウン
トされる。エラー信号３８が論理「０」のときはクリア
端子により計数値がクリアされ、例外処理信号３９は論
理「０」となる。計数値が予め決められた一定値、例え
ば３回に達すると、例外処理信号３９が論理「１」とな
る。命令実行器４４はこれを受けて、実行処理を停止
し、例外処理を発生させる。

【００７１】この予め決められた一定値は３回に限られ
るものではなく、任意の値とすることができるのは言う
までもない。また、カウンタ７７に計数上限値の設定機
構を設けることにより、例外処理信号３９を論理「１」
にする一定計数値をプログラマブルにするような構成も
可能である。

【００７２】尚図４および図５では、分岐命令検出信号
６２が論理「１」のときは、フェッチエラー検出信号６
が論理「１」となってもフェッチエラー計数回路５４の
計数値をインクリメントしない構成をとっている。しか
し本発明はこれに限定するものではなく、フェッチエラ
ー検出信号６をエラー信号３８として、直接フェッチエ
ラー計数回路５４に入力することにより、データバス５
上の命令コードにフェッチエラーが検出される度に計数
値をインクリメントするような構成も可能である。この
ようなエラー検出回路を用いた場合は、図４、５の実施
例の場合よりも、例外処理が発生する頻度が高くなる。

【００７３】

【発明の効果】本発明のフェッチエラー制御回路によれ
ば、ＣＰＵによる命令フェッチにエラーが生じた時、Ｃ
ＰＵの命令フェッチサイクルや命令実行サイクルを停止
したり、あるいはＣＰＵ内部のパイプライン動作を乱し
たりすることなく、命令フェッチの再試行動作を高速に
行うことができる。

【００７４】また致命的な異常等により命令フェッチの
再試行がなかなか成功しない場合は、命令実行部にこれ
を通知し、異常処理のための例外処理を発生させること
ができる。

【図面の簡単な説明】

【図１】本発明のフェッチエラー制御装置の原理ブロッ
ク図である。

【図２】フェッチエラー検出機構を示す図である。

【図３】本発明の一実施例のフェッチエラー制御装置を
用いたＣＰＵの構成図である。

【図４】本発明のエラー検出回路の動作を示すフローチ
ャートである。

【図５】エラー検出回路の一実施例である。

【図６】本発明の再試行制御回路の動作を示すフローチ
ャートである。

【図７】再試行制御回路の一実施例である。

【図８】本発明の命令書換え回路の動作を示すフローチ
ャートである。

【図９】命令書換え回路の一実施例である。

【図１０】本発明のフェッチエラー計数回路の動作を示
すフローチャートである。

【図１１】フェッチエラー計数回路の一実施例である。

【図１２】従来例におけるＣＰＵの構成図である。

【図１３】フェッチリトライルーチンの処理を示すフロ
ーチャートである。

【符号の説明】

１中央処理装置（ＣＰＵ）２プログラムメモリ３パリティチェック機構４、１６アドレスバス５、１７データバス６フェッチエラー検出信号１１、３１命令フェッチ部１２、７３、７６マルチプレクサ１３、７４アドレス更新カウンタ１４、３３フェッチプログラムカウンタレジスタ１５、３４フェッチインストラクションレジスタ１８異常検出信号２１、４１命令実行部２２、４２実行プログラムカウンタレジスタ２３、４３実行インストラクションレジスタ２４、４４命令実行器２５、４５レジスタファイル２６、６１分岐先アドレス２７、６２分岐命令検出信号３２再試行制御回路３５命令書換え回路３６エラー検出回路３７フェッチエラー計数回路３８、５７エラー信号３９、５８例外処理信号５１再試行制御手段５２フェッチ手段５３命令変更手段５４エラー検出手段５５フェッチエラー計数手段５６命令実行手段６３ＲＤ信号７１インバータ７２ＡＮＤゲート７５命令書換えレジスタ７７カウンタ

Claims

【特許請求の範囲】

【請求項１】データバス（５）から入力される命令を
格納するフェッチ手段（５２）と、該フェッチ手段（５
２）に格納された命令を実行する命令実行手段（５６）
とを有する中央処理装置（１）において、フェッチエラ
ー検出信号（６）により命令のフェッチエラーの検出を
通知されたとき、前記命令実行手段（５６）による命令
の実行を停止すべきか否かを判別し、命令の実行を停止
すべきであれば、前記命令実行手段（５６）に対してエ
ラー信号（５７）を出力するエラー検出手段（５４）を
備えたことを特徴とするフェッチエラー制御装置。
【請求項２】前記フェッチエラー検出信号（６）によ
り命令のフェッチエラーの検出を通知されたとき、再度
該命令のアドレスをアドレスバス（４）に出力し、再度
前記命令のフェッチを行う再試行制御手段（５１）を備
えることを特徴とする請求項１記載のフェッチエラー制
御装置。
【請求項３】前記フェッチエラー検出信号（６）によ
り命令のフェッチエラーの検出を通知されたとき、フェ
ッチされて前記フェッチ手段（５２）内に格納されてい
る該命令を、直ちに他の命令に変更して前記命令実行手
段（５６）に出力する命令変更手段（５３）を備え、前
記命令実行手段（５６）が、前記命令変更手段（５３）
より入力された前記他の命令を実行することを特徴とす
る請求項１記載のフェッチエラー制御装置。
【請求項４】前記エラー検出手段（５４）から出力さ
れる前記エラー信号（５７）の出力回数を計数し、前記
出力回数の計数値が一定値を越えたとき、前記命令実行
手段（５６）に対して例外処理信号（５８）を出力する
フェッチエラー計数手段（５５）を、前記エラー検出手
段（５４）と前記命令実行手段（５６）の間に備え、前
記命令実行手段（５６）は、前記例外処理信号（５８）
により前記出力回数の計数値が一定値を越えたことを通
知されると、命令の実行処理を停止することを特徴とす
る請求項１記載のフェッチエラー制御装置。