JPH07106985A - 誤り訂正装置 - Google Patents

Abstract

(57)【要約】 【目的】 シンドローム修正、イレージャ訂正、エラー
訂正等を行うための積和演算時間を短縮する。 【構成】 加算器１２はラッチ９、１１により選択され
たデータを加算し、ＲＡＭ１４ａ、１４ｂに出力する。
このＲＡＭ１４ａ、１４ｂはシンドローム修正、イレー
ジャ訂正、エラー訂正等を行うための各種の積和演算を
周期的に行う場合に演算途中のデータを一時記憶してラ
ッチ９、１１に出力するために用いられ、その書き込み
と読み出しのアドレスは独立してＲＡＭコントローラ１
４ｃにより制御される。ＲＡＭ１４ａ、１４ｂに記憶さ
れた加算対象の２つのデータは、ＲＡＭコントローラ１
４ｃの制御により書き込みアドレスとは独立した読み出
しアドレスで読み出されてそれぞれラッチ９、１１によ
りラッチされ、加算器１２に同時に出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、リードソロモン符号を
誤り訂正する誤り訂正装置に関し、特にＤＣＣ（ディジ
タルコンパクトカセット）やＭＤ（ミニディスク）に記
録されたオーディオ信号を再生する場合に好適な誤り訂
正装置に関する。

【０００２】

【従来の技術】一般に、ＤＣＣのメイントラックやＭＤ
には、主としてランダムエラー訂正用のＣ１系列と主と
してバーストエラー訂正用のＣ２系列の積符号形式のリ
ードソロモン（ＲＳ）符号が記録されている。また、Ｄ
ＣＣではメイントラックの他に補助トラックが設けら
れ、この補助トラックにはＣ１系列のみの１重リードソ
ロモン符号が記録されている。

【０００３】この種の誤り訂正装置では、シンドローム
修正、イレージャ訂正、エラー訂正等を行うために各種
の積和演算が周期的に行われ、また、例えばシンドロー
ムデータを積演算する場合にはデータを一旦指数に変換
してこの指数を加算することにより行われる。

【０００４】図７は従来の誤り訂正装置における積和演
算回路を示し、図８はその動作を説明するためのタイミ
ングチャートである。図７において、ラッチ（Ａ）９と
ラッチ（Ｂ）１１には加算対象のデータがラッチされ、
ラッチ９、１１から読み出されたデータが加算器１２に
より加算される。積和演算途中の加算結果はレジスタ１
４に格納され、このレジスタ１４に格納されたデータが
次の積和演算のためにラッチ９、１１に選択的にラッチ
される。また、加算器１２による積和演算結果は、訂正
回路におけるｉ−α変換回路１５により指数から元に戻
され、訂正演算のためにレジスタ１９に格納される。

【０００５】この回路の動作タイミングを図８を参照し
て説明すると、レジスタ１４からは加算対象の２つのデ
ータを読み出すことができないので、例えばラッチ読み
出し信号の立ち上がり（時点ｔp1）と立ち下がり（時点
ｔp2）でそれぞれラッチ９、１１からデータが読み出さ
れ、加算器１２やｉ−α変換回路１５等の処理を経た時
点ｔqでレジスタ１９に格納される。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
誤り訂正装置では、レジスタ１４からは加算対象の２つ
のデータを読み出すことができず、加算対象のデータが
ラッチされるラッチ９、１１からは異なる時点ｔp1、ｔ
p2で読み出しが行われるので、シンドローム修正、イレ
ージャ訂正、エラー訂正等の演算時間が長くなるという
問題点がある。

【０００７】本発明は上記従来の問題点に鑑み、シンド
ローム修正、イレージャ訂正、エラー訂正等を行うため
の積和演算時間を短縮することができる誤り訂正装置を
提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は上記目的を達成
するために、次の積和演算における２つの加算対象のデ
ータをそれぞれ記憶する第１および第２の記憶手段を設
け、第１および第２の記憶手段から２つの加算対象のデ
ータを同時に読み出して次の積和演算を行うようにして
いる。すなわち本発明によれば、シンドローム修正、イ
レージャ訂正、エラー訂正等を行うための各種の積和演
算を周期的に行う際の加算対象の２つのデータをそれぞ
れラッチする第１および第２のラッチ手段と、前記第１
および第２のラッチ手段から読み出された各データを加
算する加算手段と、前記加算手段により加算された次の
積和演算における２つの加算対象のデータをそれぞれ記
憶する第１および第２の記憶手段と、前記第１および第
２の記憶手段から２つの加算対象のデータを同時に読み
出してそれぞれ前記第１および第２のラッチ手段にラッ
チさせ、前記加算手段に同時に出力させる制御手段とを
有する誤り訂正装置が提供される。

【０００９】

【作用】本発明では、第１および第２の記憶手段から２
つの加算対象のデータが同時に読み出されてそれぞれ第
１および第２のラッチ手段にラッチされ、第１および第
２のラッチ手段から同時に読み出されて加算器に出力さ
れる。したがって、従来例のように第１および第２のラ
ッチ手段からの読み出しが異なる時点で行われないの
で、シンドローム修正、イレージャ訂正、エラー訂正等
を行うための積和演算時間を短縮することができる。

【００１０】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は本発明に係る誤り訂正装置の一実施
例を示すブロック図、図２は図１の誤り訂正装置の積和
演算の動作を説明するためのタイミングチャート、図３
はリードソロモン符号のＣ１系列を訂正するルーチンを
説明するためのフローチャート、図４はリードソロモン
符号のＣ２系列を訂正するルーチンを説明するためのフ
ローチャート、図５は図４のＣ２系列訂正ルーチンのイ
レージャルーチンを説明するためのフローチャート、図
６は図５のイレージャルーチンのシンドローム修正ルー
チンを説明するためのフローチャートである。

【００１１】先ず、図１に示す回路を概略的に説明す
る。回路２〜２０はデータバス１上の信号の誤りを訂正
するように構成され、特に回路２〜７がシンドロームを
演算し、回路９〜１３、１４ａ〜１４ｃが積和演算を行
い、回路１５〜２０が訂正演算を行って訂正データをデ
ータバス１上に出力する。また、この誤り訂正回路２〜
２０はＲＡＭアドレス出力回路２４と、インストラクシ
ョン回路２５により制御される。

【００１２】フラグロケーション設定回路２は、再生時
にイレージャ訂正のためのＣ１エラーフラグ評価を行う
回路であり、Ｃ２の２４系列に１回Ｃ１エラーフラグを
読み出し、Ｃ１の２ワードエラーおよび３ワードエラー
の位置と数を検出する。また、この回路２はエラーフラ
グの読み出しのためのＲＡＭアドレスを生成し、出力す
る。

【００１３】パリティロケーション設定回路３は、記録
時にイレージャ訂正を使ってパリティを計算するために
パリティの位置をメイントラック系列Ｃ１、Ｃ２と補助
トラック系列ＡＵＸＣ１の各系列に合わせてロケーショ
ン選択回路４に出力する。ロケーション選択回路４は、
再生モード時にフラグロケーション設定回路２からのエ
ラーの位置を選択し、記録モード時にパリティロケーシ
ョン設定回路３からのパリティの位置を選択し、データ
用ラッチ９、１１に出力する。ラッチ９にはまたＲＡＭ
（Ａ）１４ａに格納されたデータがラッチされる。

【００１４】シンドロームチェック回路５は、ＲＡＭ
（図示省略）からのデータを受け取って後述するように
Ｃ１系列では４個のシンドロームＳ０〜Ｓ３を演算し、
Ｃ２系列では６個のシンドロームＳ０〜Ｓ５を演算して
シンドローム選択回路６に出力する。シンドローム選択
回路６はシンドロームチェック回路５からのシンドロー
ム、レジスタ１９または１６からの出力を選択し，指数
に変換するためのテーブルであるα−ｉ（ＡＩ）変換Ｒ
ＯＭ７に出力する。

【００１５】α−ｉ変換ＲＯＭ７によりα−ｉ変換され
たシンドロームはラッチ１１にラッチされ、ラッチ１１
にはまたＲＡＭ（Ｂ）１４ｂに格納されたデータがラッ
チされる。ラッチ９、１１は、α−ｉ変換ＲＯＭ７によ
り指数に変換されたシンドロームと、ロケーション選択
回路４により選択されたデータとＲＡＭ１４ａ、１４ｂ
に格納されたデータを選択的にラッチして加算器１２に
出力し、また、訂正データシンボルアドレスラッチ回路
１０は、エラー訂正を実行するときに演算により得られ
たエラー位置を記憶し、ＲＡＭアドレス出力回路２４に
出力する。

【００１６】加算器１２はラッチ９、１１により選択さ
れたデータを加算するが、αの指数部の加算の場合のイ
ンストラクションは乗算となる。レジスタ入出選択回路
１３は、加算器１２の出力またはＲＯＭ７によりα−ｉ
変換されたシンドロームを選択して後段のＲＡＭ１４
ａ、１４ｂに出力する。このＲＡＭ１４ａ、１４ｂはシ
ンドローム修正、イレージャ訂正、エラー訂正等を行う
ための各種の積和演算を周期的に行う場合に演算途中の
データを一時記憶してラッチ９、１１に出力するために
用いられ、また、その書き込みと読み出しのアドレスは
ＲＡＭコントローラ１４ｃにより独立して制御される。

【００１７】ｉ−α（ＩＡ）変換回路１５は加算器１２
の出力をｉ−α変換し、このデータは排他的論理和回路
１７により、レジスタ１９に格納されたデータと加算さ
れて再度レジスタ１９に格納される。レジスタ１６は、
２ワード訂正時にＺ2 ＋Ｚ＋Ｘ＝０の解「Ｚ」を求める
ために「Ｘ」の値が入力されると「Ｚ」の値に変換して
記憶して出力する。訂正データ出力回路２０は、ＩＡ変
換回路１５からのデータとデータバス１上の誤りデータ
とから排他的論理和回路１８により得られる訂正データ
をデータバス１上に出力する。

【００１８】ＲＡＭアドレス出力回路２４は、例えばＤ
ＣＣの場合にはメインデータＣ１系列のＲＡＭアドレ
ス、メインデータＣ１系列のエラーフラグのＲＡＭアド
レス、メインデータＣ２系列のＲＡＭアドレス等を生成
して出力するＩＯコントローラ（ＩＯＣＯＮＴ．Ｖ）
と、各系列のエラーフラグデータを生成して出力するバ
ッファ（ＥＲＦＬＧＢＵＦ．Ｖ）を有する。

【００１９】次に、インストラクション回路２５につい
て詳細に説明する。先ず、クロック発生器（ＣＬＯＣＫ
ＧＥＮ）は各入力信号から、この装置内部で使用される
各種クロックを生成する。インストラクションカウンタ
（ＩＮＳＴＣＮＴ）はＣ１、Ｃ２、ＡＵＸＣ１（ＤＣＣ
の補助トラック）のシンドローム演算とＣ１エラーフラ
グ評価およびＣ１ＢＮＧフラグ書き込みインストラクシ
ョン用の１０ビットカウンタであり、このカウンタの出
力がインストラクションＲＯＭ（ＩＮＳＴＲＯＭ）のア
ドレスとなる。このインストラクションの１ステップ
は、クロックの立ち上がりから立ち下がりまでであり、
クロックによりカウントアップする。また、このインス
トラクションのジャンプは、下記の飛び先アドレスをロ
ードすることにより行われる。

【００２０】インストラクションＲＯＭはインストラク
ションカウンタ（ＩＮＳＴＣＮＴ）から出力されるカウ
ント値をアドレスとして１６ビットデータを出力し、こ
のデータがインストラクションの各ステップにおける処
理動作を決定する。インストラクションセレクタ（ＩＮ
ＳＴＳＥＬ）はインストラクションＲＯＭから出力され
る１６ビットデータを処理の種類（シンドローム演算、
エラーフラグ処理、ＢＮＧフラグ書き込み）に応じて出
力先を振り分け、この出力はクロックのタイミングで出
力される。また、このセレクタはＲＡＭアクセス時にイ
ンストラクションを止める信号を出力する。

【００２１】ロードアドレス発生器（ＬＯＡＤＡＤ）は
インストラクションカウンタ（ＩＮＳＴＣＮＴ）から出
力されるカウント値をラッチしたデータを読み取り、こ
のデータがジャンプを行うアドレスの場合に各入力条件
に従って飛び先アドレスを決定してインストラクション
カウンタ（ＩＮＳＴＣＮＴ）に出力する。

【００２２】ここで、シンドローム演算と訂正処理のイ
ンストラクションが同時に進行しているが、ＲＡＭには
同時にアクセスすることができないので、インストラク
ションコントローラ（ＩＮＳＴＣＯＮＴ）がアドレスを
監視し、ＲＡＭアクセスが衝突しないようにインストラ
クションカウンタ（ＩＮＳＴＣＮＴ）をコントロールし
ている。また、シンドローム演算と訂正処理を同時に行
うが、訂正処理されている系列は、同時に行われるシン
ドローム演算の１系列前のシンドロームであるので、フ
ラグコントローラ（ＦＬＧＣＯＮＴ）がシンドローム演
算に関する情報およびフラグを記憶し、この情報および
フラグが訂正処理に用いられる。

【００２３】次に、図２を参照して積和演算回路９〜１
３、１４ａ〜１４ｃの動作を説明する。ＲＡＭ１４ａ、
１４ｂに記憶された加算対象の２つのデータは、ＲＡＭ
コントローラ１４ｃの制御により書き込みアドレスとは
独立した読み出しアドレスで読み出されてそれぞれラッ
チ９、１１によりラッチされ、ラッチ読み出し信号の立
ち上がり（時点ｔp）で同時に読み出され、加算器１２
により加算される。なお、加算器１２による積和演算途
中の加算結果は次の積和演算のためにＲＡＭ１４ａ、１
４ｂに記憶され、また、加算器１２による積和演算結果
はｉ−α変換回路１５等の処理を経た時点ｔqでレジス
タ１９に格納される。したがって、加算対象のデータが
ラッチされるラッチ９、１１からは同時（時点ｔp）に
読み出しが行われるので、シンドローム修正、イレージ
ャ訂正、エラー訂正等を行うための積和演算時間を短縮
することができる。

【００２４】次に、図３を参照してＣ１訂正処理につい
て説明する。なお、ＤＣＣの場合にはこのＣ１訂正処理
はメイントラックと補助トラックからの再生時に行われ
る。また、図２以下のフローチャートにおいて、Ｅｒｒ
はエラーを表し、１Ｗ、２Ｗはそれぞれ１ワード、２ワ
ードを表している。Ｃ１訂正処理がスタートすると（ス
テップ１０１）、先ず、次式（数１）の上段に示す式
〔Ｃ１〕によりシンドロームＳ０〜Ｓ３をチェックし
（ステップ１０２）、次いで、次式（数２）に示すシン
ドロームＳ０〜Ｓ３をα→ｉ変換してラッチ１１に格納
する（ステップ１０３）。

【００２５】

【数１】 〔Ｃ１〕 Ｓ０＝ Ｗ０＋ Ｗ１＋ Ｗ２＋・・・・・＋Ｗ２３ Ｓ１＝α23Ｗ０＋α22Ｗ１＋α21Ｗ２＋・・・・・＋Ｗ２３ Ｓ２＝α46Ｗ０＋α44Ｗ１＋α42Ｗ２＋・・・・・＋Ｗ２３ Ｓ３＝α69Ｗ０＋α66Ｗ１＋α63Ｗ２＋・・・・・＋Ｗ２３ 〔Ｃ２〕 Ｓ０＝ Ｗ０＋ Ｗ１＋ Ｗ２＋・・・・・＋Ｗ３１ Ｓ１＝α31 Ｗ０＋α30 Ｗ１＋α29 Ｗ２＋・・・・・＋Ｗ３１ Ｓ２＝α62 Ｗ０＋α60 Ｗ１＋α58 Ｗ２＋・・・・・＋Ｗ３１ Ｓ３＝α93 Ｗ０＋α90 Ｗ１＋α87 Ｗ２＋・・・・・＋Ｗ３１ Ｓ４＝α124 Ｗ０＋α120 Ｗ１＋α116 Ｗ２＋・・・・・＋Ｗ３１ Ｓ５＝α155 Ｗ０＋α150 Ｗ１＋α145 Ｗ２＋・・・・・＋Ｗ３１

【００２６】

【数２】 Ｃ１：Ｓ０ Ｓ１ Ｓ２ Ｓ３ Ｃ２：Ｓ０ Ｓ１ Ｓ２ Ｓ３ Ｓ４ Ｓ５

【００２７】次いで、シンドロームＳ０〜Ｓ３が全て
「０」か否かを判別し（ステップ１０４）、ＹＥＳの場
合にはＣ１エラーフラグＦ０、Ｆ１、Ｆ２に共に「０」
を書き込み（ステップ１０５）、次いでブロックアドレ
スを１つインクリメントし（ステップ１０６）、全ブロ
ックが終了しない場合にはステップ１０２に戻り、終了
した場合には図４に示すＣ２訂正処理へ進む（ステップ
１０７）。

【００２８】他方、ステップ１０４においてシンドロー
ムＳ０〜Ｓ３が全て「０」でない場合には、先ず、次式
（数３）に基づいて１ワードエラーを検出するための変
形シンドロームσ１〜σ３を演算し（ステップ１０
８）、次いで、次式（数４）により１ワードエラーか否
かを判別する（ステップ１０９）。

【００２９】

【数３】 σ１＝Ｓ１2＋Ｓ０＊Ｓ２ σ２＝Ｓ２2＋Ｓ１＊Ｓ３ σ３＝Ｓ１＊Ｓ２＋Ｓ０＊Ｓ３

【００３０】

【数４】 σ１＋σ２＋σ３＝０ １ワードエラー σ１＋σ２＋σ３≠０ １ワードエラー以上

【００３１】そして、１ワードエラーの場合には次式
（数５）に基づいて１ワード訂正を行って訂正データを
書き込み（ステップ１１０）、次いで表１にも基づいて
Ｃ１エラーフラグＦ０に「１」を書き込む（ステップ１
１１）。次いで、ブロックアドレスを１つインクリメン
トし（ステップ１１２）、ステップ１０７に進む。

【００３２】

【数５】〔１ワード訂正〕 エラーの位置： Ｘｉ＝Ｓ１／Ｓ０ エラーの値 ： Ｅｉ＝Ｓ０ 訂正 ： Ｗｉ＝Ｓ０＋Ｄｉ（Ｄｉ…エラーデー
タ）

【００３３】

【表１】

【００３４】他方、ステップ１０９において１ワードエ
ラーでない場合には、次式（数６）により２ワードエラ
ーを検出するためのＸ１、Ｘ２、ψ１〜ψ３を演算し
（ステップ１１３）、次いで、次式（数７）により２ワ
ードエラーか否かを判別する（ステップ１１４）。

【００３５】

【数６】

【００３６】

【数７】 ψ１＋ψ２＋ψ３＝０ ２ワードエラー ψ１＋ψ２＋ψ３≠０ ２ワードエラー以上

【００３７】そして、２ワードエラーの場合には次式
（数８）に基づいて２ワード訂正を行って（ステップ１
１５）数８の次の式（数９）により訂正データＷi ，Ｗ
j を書き込み（ステップ１１６）、次いで表１に示すよ
うにＣ１エラーフラグＦ０、Ｆ１に「１」を書き込む
（ステップ１１７）。次いで、ブロックアドレスを１つ
インクリメントし（ステップ１１８）、ステップ１０７
に進む。

【００３８】

【数８】

【００３９】

【数９】〔Ｗi ，Ｗj 訂正〕 Ｓ０＝Ｅｉ＋Ｅｊ Ｓ１＝Ｘｉ＊Ｅｉ＋Ｘｊ＊Ｅｊより Ｘｊ＊Ｓ０＋Ｓ１＝（Ｘｉ＋Ｘｊ）＊Ｅｊ Ｅｊ＝（Ｘｊ＊Ｓ０＋Ｓ１）／Ｃ１ Ｅｊ＝Ｓ０＋Ｅｉ Ｗｉ＝Ｅｉ＋Ｄｉ Ｗｊ＝Ｅｊ＋Ｄｊ

【００４０】また、ステップ１１４において２ワードエ
ラーでない場合には表１に示すようにＣ１エラーフラグ
Ｆ０、Ｆ１、Ｆ２に共に「１」を書き込み（ステップ１
１９）、次いで、ブロックアドレスを１つインクリメン
トし（ステップ１２０）、ステップ１０７に進む。

【００４１】次に、図４ないし図６を参照してＣ２訂正
処理を説明する。このＣ２訂正処理はＣ１訂正を全ブロ
ックについて行った後スタートし（ステップ１２１）、
先ず、上式（数１）の下段〔Ｃ２〕によりシンドローム
Ｓ０〜Ｓ５をチェックし（ステップ１２２）、次いで、
上式（数２）の下段に示すシンドロームＳ０〜Ｓ５をα
→ｉ変換してレジスタ８に格納する（ステップ１２
３）。次いで、Ｃ１エラーフラグを読み出して次式（数
１０）によりエラーフラグの数Ｎ（Ｅ）とエラー位置Ｘ
ｉを検出し（ステップ１２４）、また、次式（数１１）
に示すような前演算を行う。

【００４２】

【数１０】〔Ｃ１ Flag Calculate〕 Read ：Ｃ１ Flag Location Count ：Ｃ１ Flag Number Resist：Ｃ１ Flag Location Ｘ１，Ｘ２，Ｘ３，Ｘ
４，Ｘ５，Ｘ６

【００４３】

【数１１】 Ｘ１＋Ｘ２ ＝Ｂ１ Ｘ１＊Ｘ２ ＝Ｂ２ Ｂ１＋Ｘ３ ＝Ｃ１ Ｂ１＊Ｘ３＋Ｂ２＝Ｃ２ Ｂ２＊Ｘ３ ＝Ｃ３ Ｃ１＋Ｘ４ ＝Ｄ１ Ｃ１＊Ｘ４＋Ｃ２＝Ｄ２ Ｃ２＊Ｘ４＋Ｃ３＝Ｄ３ Ｃ３＊Ｘ４ ＝Ｄ４ Ｄ１＊Ｘ５ ＝Ｅ１ Ｄ１＊Ｘ５＋Ｄ２＝Ｅ２ Ｄ２＊Ｘ５＋Ｄ３＝Ｅ３ Ｄ３＊Ｘ５＋Ｄ４＝Ｅ４ Ｄ４＊Ｘ５ ＝Ｅ５ （Ｘ１＋Ｘ６） ×（Ｘ２＋Ｘ６）（Ｘ３＋Ｘ６）（Ｘ４＋Ｘ６）（Ｘ５＋Ｘ６）＝Ｉ６ （Ｘ１＋Ｘ５）（Ｘ２＋Ｘ５）（Ｘ３＋Ｘ５）（Ｘ４＋Ｘ５）＝Ｉ５ （Ｘ１＋Ｘ４）（Ｘ２＋Ｘ４）（Ｘ３＋Ｘ４）＝Ｉ４ （Ｘ１＋Ｘ３）（Ｘ２＋Ｘ３）＝Ｉ３ （Ｘ１＋Ｘ２）＝Ｉ２

【００４４】そして、シンドロームＳ０〜Ｓ５が全て
「０」か否かを判別することによりエラー数が「０」か
否かを判別し（ステップ１２６）、「０」の場合にはＣ
２エラーフラグＦ０、Ｆ１に「０」を書き込み（ステッ
プ１２７）、次いでブロックアドレスを１つインクリメ
ントし（ステップ１２８）、全ブロック（ＢＬＫ）が終
了しない場合にはステップ１２２に戻り、終了した場合
にはこのＣ２訂正処理を終了する（ステップ１２９）。

【００４５】他方、ステップ１２６においてシンドロー
ムＳ０〜Ｓ５が全て「０」でない場合には、上式（数
３）に基づいて１ワードエラーを検出するための変形シ
ンドロームσ１〜σ３を演算し（ステップ１３１）、次
いで、上式（数４）により１ワードエラーか否かを判別
する（ステップ１３２）。そして、１ワードエラーの場
合には上式（数５）に基づいて１ワード訂正を行って訂
正データを書き込み（ステップ１３３）、次いでＣ２エ
ラーフラグＦ０、Ｆ１に「０」を書き込む（ステップ１
３４）。次いで、ブロックアドレスを１つインクリメン
トし（ステップ１３５）、ステップ１２９に進む。

【００４６】他方、ステップ１３２において１ワードエ
ラーでない場合には、上式（数６）により２ワードエラ
ーを検出するための変形シンドロームＸ１、Ｘ２、ψ１
〜ψ３を演算し（ステップ１３６）、次いで、上式（数
７）により２ワードエラーか否かを判別する（ステップ
１３７）。

【００４７】そして、２ワードエラーの場合には上式
（数８）に基づいて２ワード訂正を行って（ステップ１
３８）上式（数９）により訂正データＷi を書き込み
（ステップ１３９）、次いでＣ２エラーフラグＦ０、Ｆ
１に「０」を書き込む（ステップ１４０）。次いで、ブ
ロックアドレスを１つインクリメントし（ステップ１４
１）、ステップ１２９に進む。また、ステップ１３７に
おいて２ワードエラーでない場合には図５に示すイレー
ジャルーチンに進む。

【００４８】次にイレージャルーチンについて説明す
る。先ず、Ｃ１エラーフラグＦ１の数が「０」か否かを
判別し（ステップ１４４）、ＮＯの場合にはＣ１エラー
フラグＦ１の数が５以下か否かを判別し（ステップ１４
５）、５以下の場合には５か否かを判別する（ステップ
１４６）。そして、Ｃ１エラーフラグＦ１の数が５でな
い場合には図６に詳しく示すシンドローム修正ルーチン
を実行し、他方、５の場合には次式（数１２〜１５）に
よりＮ＝５〜１のイレージャを実行し（ステップ１４
７）、次いでブロックアドレスを１つインクリメントし
（ステップ１４８）、ステップ１２１に戻る。

【００４９】

【数１２】 〔５Erasure,Ｙ５〕 Ｔ４＝Ｓ４＋Ｄ１＊Ｓ３＋Ｄ２＊Ｓ２＋Ｄ３＊Ｓ１＋Ｄ４＊Ｓ０ Ｙ５＝Ｔ４／Ｉ５ 〔シンドローム修正〕 Ｓ０＋Ｙ５ →Ｓ０ Ｓ１＋Ｙ５＊Ｘ５ →Ｓ１ Ｓ２＋Ｙ５＊Ｘ５2 →Ｓ２ Ｓ３＋Ｙ５＊Ｘ５3 →Ｓ３

【００５０】

【数１３】〔４Erasure,Ｙ４〕 Ｔ３＝Ｓ３＋Ｃ１＊Ｓ２＋Ｃ２＊Ｓ１＋Ｃ３＊Ｓ０ Ｙ４＝Ｔ３／Ｉ４ 〔シンドローム修正〕 Ｓ０＋Ｙ４ →Ｓ０ Ｓ１＋Ｙ４＊Ｘ４ →Ｓ１ Ｓ２＋Ｙ４＊Ｘ４2 →Ｓ２

【００５１】

【数１４】〔３Erasure,Ｙ３〕 Ｔ２＝Ｓ２＋Ｂ１＊Ｓ１＋Ｂ２＊Ｓ０ Ｙ３＝Ｔ２／Ｉ３ 〔シンドローム修正〕 Ｓ０＋Ｙ３ →Ｓ０ Ｓ１＋Ｙ３＊Ｘ３ →Ｓ１

【００５２】

【数１５】〔２Erasure,Ｙ２〕 〔１Erasure,Ｙ１〕 Ｔ１＝Ｓ１＋Ｘ１＊Ｓ０ Ｙ２＝Ｔ１／Ｉ２ Ｙ１＝Ｓ０＋Ｙ２

【００５３】また、ステップ１４４においてＣ１エラー
フラグＦ１の数が「０」の場合には、Ｃ２エラーフラグ
Ｆ０に「１」を書き込み（ステップ１４９）、次いでブ
ロックアドレスを１つインクリメントし（ステップ１４
７）、ステップ１２１に戻る。また、ステップ１４５に
おいてＣ１エラーフラグＦ１の数が５以下でない場合に
はステップ１５２以下に分岐する。

【００５４】ステップ１５２においてＣ１エラーフラグ
Ｆ２の数が「０」の場合には、Ｃ２エラーフラグＦ１に
「１」を書き込み（ステップ１５３）、次いでブロック
アドレスを１つインクリメントし（ステップ１５４）、
ステップ１２１に戻る。また、ステップ１５２において
Ｃ１エラーフラグＦ２の数が３以下の場合には図６に詳
しく示すシンドローム修正ルーチンを実行し、また、ス
テップ１５６においてＣ２エラーフラグＦ２の数が５以
下の場合にはＮ＝５〜１のＮイレージャを実行し、次い
でブロックアドレスを１つインクリメントし（ステップ
１５８）、ステップ１２１に戻る。

【００５５】また、ステップ１５９においてＣ２エラー
フラグＦ２の数が６でない場合にはＣ２エラーフラグＦ
１に「１」を書き込み（ステップ１６０）、次いでブロ
ックアドレスを１つインクリメントし（ステップ１６
１）、ステップ１２１に戻る。また、ステップ１６２に
おいてＣ２エラーフラグＦ２の数が６の場合には数１２
〜数１５と次式（数１６）によりＮ＝６〜１のＮイレー
ジャを実行し（ステップ１６３）、次いでブロックアド
レスを１つインクリメントし（ステップ１６４）、ステ
ップ１２１に戻る。

【００５６】

【数１６】〔６Erasure,Ｙ６〕 Ｔ５＝Ｓ５＋Ｅ１＊Ｓ４＋Ｅ２＊Ｓ３＋Ｅ３＊Ｓ２ ＋Ｅ４＊Ｓ１＋Ｅ５＊Ｓ０ Ｙ６＝Ｔ５／Ｉ６ 〔シンドローム修正〕 Ｓ０＋Ｙ６ →Ｓ０ Ｓ１＋Ｙ６＊Ｘ６ →Ｓ１ Ｓ２＋Ｙ６＊Ｘ６2 →Ｓ２ Ｓ３＋Ｙ６＊Ｘ６3 →Ｓ３ Ｓ４＋Ｙ６＊Ｘ６4 →Ｓ４ （以下同様に、Ｎ＝５、４、３、２、１のイレージャを
実行）

【００５７】つぎに、図６を参照してシンドローム修正
ルーチンについて説明する。先ず、シンドローム修正を
例えば６個のロケーションｉ＝０〜５について行い（ス
テップ３００）、次いで修正シンドロームＳｍが「０」
か否かを判別し（ステップ３０１）、Ｓｍ＝０の場合に
は回数Ｎのイレージャ処理を行う（ステップ３０２）。
すなわち、本実施例ではシンドロームを修正した場合に
修正シンドロームＳｍが「０」か否かを判別することに
より、エラー位置のチェック回数を増加して誤訂正を減
少するようにしている。

【００５８】他方、ｉ＝１または２の場合には数３に基
づいて１ワードエラーを検出するための変形シンドロー
ムσ１〜σ３を演算し（ステップ３０３→３０５）、次
いで、数４により１ワードエラーか否かを判別し（ステ
ップ３０６）、ＹＥＳの場合にはステップ３０７以下に
進み、ＮＯの場合にはステップ３２０以下に分岐する。
また、ｉ＝３、４または５か否かを判別し（ステップ３
０４）、ＹＥＳの場合にはステップ３００に戻り、ＮＯ
の場合にはステップ３０７以下に進む。

【００５９】ステップ３０７以下では１ワード訂正を行
って訂正データを書き込み（ステップ３０７、３０
８）、次いでシンドロームを修正し（ステップ３０
９）、回数Ｎのイレージャ処理を行い（ステップ３１
０）、表１に基づいてＣ１エラーフラグＦ０、Ｆ１に
「０」を書き込み（ステップ３１１）、次いで、ブロッ
クアドレスを１つインクリメントし（ステップ３１
２）、ステップ３００に戻る。

【００６０】また、ステップ３２０以下では数６により
２ワードエラーを検出するためのＸ１、Ｘ２、ψ１〜ψ
３を演算し（ステップ３２０）、次いで数７により２ワ
ードエラーか否かを判別し（ステップ３２１）、２ワー
ドエラーの場合には２ワード訂正を行い（ステップ３２
２）、数９により訂正データＷi ，Ｗj を書き込む（ス
テップ３２３）。次いでＹ１，Ｙ２を演算し（ステップ
３２４）、Ｗ１，Ｗ２を訂正し（ステップ３２５）、表
１に示すようにＣ１エラーフラグＦ０、Ｆ１に「０」を
書き込み（ステップ３２６）、次いで、ブロックアドレ
スを１つインクリメントし（ステップ３２７）、ステッ
プ３００に戻る。

【００６１】

【発明の効果】以上説明したように本発明によれば、第
１および第２の記憶手段から２つの加算対象のデータが
同時に読み出されてそれぞれ第１および第２のラッチ手
段にラッチされ、第１および第２のラッチ手段から同時
に読み出されて加算器に出力されるので、従来例のよう
に第１および第２のラッチ手段からの読み出しが異なる
時点で行われず、したがって、シンドローム修正、イレ
ージャ訂正、エラー訂正等を行うための積和演算時間を
短縮することができる。

【図面の簡単な説明】

【図１】本発明に係る誤り訂正装置の一実施例を示すブ
ロック図である。

【図２】図１の誤り訂正装置の積和演算の動作を説明す
るためのタイミングチャートである。

【図３】リードソロモン符号のＣ１系列を訂正するルー
チンを説明するためのフローチャートである。

【図４】リードソロモン符号のＣ２系列を訂正するルー
チンを説明するためのフローチャートである。

【図５】図４のＣ２系列訂正ルーチンのイレージャルー
チンを説明するためのフローチャートである。

【図６】図５のイレージャルーチンのシンドローム修正
ルーチンを説明するためのフローチャートである。

【図７】従来の誤り訂正装置の積和演算回路を示すブロ
ック図である。

【図８】図７の積和演算の動作を説明するためのタイミ
ングチャートである。

【符号の説明】

２ フラグロケーション設定回路 ３ パリティロケーション設定回路 ４ ロケーション選択回路 ５ シンドロームチェック回路 ６ シンドローム選択回路 ７ α−ｉ変換ＲＯＭ １６，１９ レジスタ ９，１０，１１ ラッチ（９，１１はラッチ手段を構成
する） １２，１７，１８ 加算器（１２は加算手段を構成す
る） １３ 選択回路 １４ａ，１４ｂ ＲＡＭ（ランダムアクセスメモリ）
（１４ａ，１４ｂは記憶手段を構成する） １４ｃ ＲＡＭコントローラ（インストラクション回路
２５と共に制御手段を構成する） １５ ｉ−α変換回路 ２４ ＲＡＭアドレス出力回路 ２５ インストラクション回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 シンドローム修正、イレージャ訂正、エ
   ラー訂正等を行うための各種の積和演算を周期的に行う
   際の加算対象の２つのデータをそれぞれラッチする第１
   および第２のラッチ手段と、 前記第１および第２のラッチ手段から読み出された各デ
   ータを加算する加算手段と、 前記加算手段により加算された次の積和演算における２
   つの加算対象のデータをそれぞれ記憶する第１および第
   ２の記憶手段と、 前記第１および第２の記憶手段から２つの加算対象のデ
   ータを同時に読み出してそれぞれ前記第１および第２の
   ラッチ手段にラッチさせ、前記加算手段に同時に出力さ
   せる制御手段とを有する誤り訂正装置。