JPH07326625A

JPH07326625A - 半導体集積回路装置の製造方法および半導体集積回路装置

Info

Publication number: JPH07326625A
Application number: JP6117805A
Authority: JP
Inventors: Hiromi Nagano; 洋己長野; Kaoru Niino; 薫新納; Taku Shigematsu; 卓重松; Yoshimi Shindo; 善美進藤
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1994-05-31
Filing date: 1994-05-31
Publication date: 1995-12-12

Abstract

(57)【要約】【目的】縦形構造のバイポーラトランジスタのコレク
タ飽和抵抗を低下させる。【構成】半導体基板１上に形成された大電力用のバイ
ポーラトランジスタ４のコレクタ埋込層４ＢＬを、アン
チモンとリンとの２種類のｎ形不純物を導入することに
よって構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法および半導体集積回路装置技術に関し、特に、
縦形構造のバイポーラトランジスタを有する半導体集積
回路装置技術に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】例えばリニアＩＣ（Integrated Circui
t）等に搭載される縦形ｎｐｎ構造のバイポーラトラン
ジスタは、低不純物濃度のｐ形の半導体基板の主面上
に、ｎ形のコレクタ領域、ｐ形のベース領域およびｎ形
のエミッタ領域等がそれぞれ半導体基板の下層から順次
縦方向に配置され構成されている。

【０００３】このコレクタ領域は、通常、コレクタ埋込
層と、その上層に配置されたコレクタ層とから構成され
ている。コレクタ埋込層には、コレクタ層よりも高濃度
のｎ形不純物が導入されている。

【０００４】ところで、従来、そのコレクタ埋込層のｎ
形不純物としては、その不純物がウエハプロセス中の熱
処理によって広がらないように、例えば拡散定数の小さ
なアンチモンが使用されていた。また、コレクタ埋込層
に導入されているｎ形不純物はアンチモンのみであっ
た。

【０００５】このコレクタ埋込層は、いわゆるアンチモ
ンのデポ・拡散処理によって形成されていた。すなわ
ち、半導体基板の主面上に、コレクタ埋込層形成領域の
半導体基板面のみが露出するような拡散マスクを形成し
た後、その半導体基板上にアンチモンを有するガラス膜
を堆積し、さらに半導体基板に対して熱処理を施すこと
でそのアンチモンを半導体基板側に拡散することによっ
て形成されていた。

【０００６】なお、縦形構造のバイポーラトランジスタ
の構造については、例えば株式会社培風館、昭和６２年
４月２０日発行、「超高速バイポーラ・デバイス」Ｐ７
９〜Ｐ８３に記載がある。

【０００７】

【発明が解決しようとする課題】ところで、この種のバ
イポーラトランジスタにおいては、大振幅スイッチング
動作時等のように、バイポーラトランジスタが動作領域
として飽和領域まで使用する場合等には、トランジスタ
駆動時における電圧降下の増大を防止するために、コレ
クタ飽和抵抗を可能な限り下げることが必要である。

【０００８】ところが、コレクタ埋込層をアンチモンの
デポ・拡散処理によって形成する従来技術では、欠陥等
の発生を考慮する観点からコレクタ埋込層のシート抵抗
を下げるのに限界が生じ、コレクタ飽和抵抗を充分に下
げることができないという問題があった。

【０００９】そこで、この問題を解決する従来技術とし
て、コレクタ埋込層の占有面積を大きくしシート抵抗を
低下させる方法があるが、この場合、チップサイズが増
大してしまうという問題があった。

【００１０】本発明は上記課題に着目してなされたもの
であり、その目的は、縦形構造のバイポーラトランジス
タのコレクタ飽和抵抗を低下させることのできる技術を
提供することにある。

【００１１】本発明の他の目的は、縦形構造のバイポー
ラトレンジスタを有する半導体チップの寸法を縮小する
ことのできる技術を提供することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１４】すなわち、本発明の半導体集積回路装置の
製造方法は、半導体基板において、縦形構造のバイポー
ラトランジスタのコレクタ埋込層形成領域に第１の不純
物を導入する第１導入工程と、前記コレクタ埋込層形成
領域に前記第１不純物と同一導電形の第２の不純物を導
入する第２導入工程とを有するものである。

【００１５】また、本発明の半導体集積回路装置の製造
方法は、半導体基板上に複数の縦形構造のバイポーラト
ランジスタを設けた半導体集積回路装置の製造方法にお
いて、前記複数の縦形構造のバイポーラトランジスタの
コレクタ埋込層形成領域に第１の不純物を導入する第１
導入工程と、前記複数の縦形構造のバイポーラトランジ
スタのうち、所定の縦形構造のバイポーラトランジスタ
のコレクタ埋込層形成領域のみに前記第１の不純物と同
一導電形の第２の不純物を導入する第２導入工程とを有
するものである。

【００１６】さらに本発明の半導体集積回路装置の製造
方法は、前記第１の不純物がアンチモンであり、前記第
２の不純物がリンであるものである。

【００１７】

【作用】上記した本発明の半導体集積回路装置の製造方
法によれば、コレクタ埋込層の不純物濃度を高くするこ
とができるので、コレクタ埋込層に欠陥等を生じさせる
ことなく、縦形構造のバイポーラトランジスタのコレク
タ飽和抵抗を下げることが可能となる。

【００１８】また、コレクタ埋込層の不純物濃度を高く
することでコレクタ飽和抵抗を下げることができるの
で、同じコレクタ飽和抵抗で設計した場合、コレクタ埋
込層の占有面積を従来よりも縮小することが可能とな
る。

【００１９】また、上記した本発明の半導体集積回路装
置の製造方法によれば、半導体基板上における所定の縦
形構造のバイポーラトランジスタのコレクタ埋込層の不
純物濃度のみを選択的に高くすることが可能となる。

【００２０】さらに、上記した本発明の半導体集積回路
装置の製造方法によれば、コレクタ埋込層の不純物濃度
を高くすることができる上、第２の不純物として拡散速
度の速いリンを導入するためコレクタ埋込層の不純物深
さを深くすることができるので、さらにコレクタ飽和抵
抗を下げることが可能となる。

【００２１】

【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。

【００２２】図１は本発明の一実施例である半導体集積
回路装置の要部断面図、図２は図１で示した半導体集積
回路装置のＩＩ−ＩＩ線における不純物の濃度分布図、
図３〜図６は図１の半導体集積回路装置の製造工程中に
おける要部断面図である。

【００２３】本実施例の半導体集積回路装置は、例えば
大電力用の縦形ｎｐｎ構造のバイポーラトランジスタを
有するリニアＩＣである。そのバイポーラトランジスタ
の形成された半導体基板の要部を図１に示す。また、図
１のＩＩ−ＩＩ線における不純物濃度を図２に示す。

【００２４】半導体基板１は、例えば低濃度のｐ形不純
物を含有するｐ^-形のシリコン（Ｓｉ）単結晶からな
り、その上層には、例えば１０¹⁵ａｔｍ／ｃｍ³程度の
低濃度のｎ形不純物を含有するｎ^-形のエピタキシャル
層２が形成されている。

【００２５】エピタキシャル層２は、上記したバイポー
ラトランジスタ等のような半導体集積回路素子が形成さ
れた活性層であり、その厚さは、例えば１０〜１４μｍ
程度である。

【００２６】半導体基板１およびエピタキシャル層２に
おいて、素子分離領域３に囲まれた領域には、上記した
大電力用の縦形ｎｐｎ構造のバイポーラトランジスタ４
が形成されている。

【００２７】素子分離領域３は、下層の素子分離領域３
ａと、その上層の素子分離領域３ｂとから構成されてい
る。素子分離領域３ａ，３ｂは、共に、例えばｐ形不純
物のホウ素が導入されてなる。ただし、素子分離領域３
ａは、例えば半導体基板１側からのｐ形不純物のわき上
がり拡散によって形成されており、その上層の素子分離
領域３ｂは、例えばエピタキシャル層２の主面側からの
不純物イオンの打ち込みによって形成されている。

【００２８】バイポーラトランジスタ４は、エミッタ領
域４Ｅと、エミッタ領域４Ｅを取り囲むように形成され
たベース領域４Ｂと、コレクタ領域４Ｃとを有してい
る。

【００２９】エミッタ領域４Ｅは、例えばｎ形不純物の
リンが、ベース領域４Ｂの主面部に導入され形成されて
いる。エミッタ領域４Ｅは、エピタキシャル層２上の絶
縁膜５に穿孔された接続孔６ａを通じてエミッタ電極７
Ｅと電気的に接続されている。なお、エミッタ領域４Ｅ
は、例えばイオン打ち込み法等によって形成されてい
る。

【００３０】ベース領域４Ｂは、例えば１０¹⁹ａｔｍ／
ｃｍ³程度のｐ形不純物のホウ素がエピタキシャル層２
に導入され形成されている。ベース領域４Ｂは、エピタ
キシャル層２上の絶縁膜５に穿孔された接続孔６ｂを通
じてベース電極７Ｂと電気的に接続されている。なお、
ベース領域４Ｂは、例えばイオン打ち込み法等によって
形成されている。

【００３１】コレクタ領域４Ｃは、主として、真性コレ
クタ領域４Ｃ₁と、コレクタ引出し領域４ＣＮと、コレ
クタ埋込層４ＢＬとから構成されている。

【００３２】真性コレクタ領域４Ｃ₁は、エピタキシャ
ル層２によって構成されている。コレクタ引出し領域４
ＣＮは、第１のコレクタ引出し領域４ＣＮ₁、第２のコ
レクタ引出し領域４ＣＮ₂および第３のコレクタ引出し
領域４ＣＮ₃が下層から順に配置されて形成されてい
る。

【００３３】第１のコレクタ引出し領域４ＣＮ₁は、グ
ラフトコレクタ領域として機能する領域であり、例えば
ｎ形不純物のリンを下層側から拡散させる方法、いわゆ
る不純物のわき上がり拡散方法によって形成されてい
る。

【００３４】第２のコレクタ引出し領域４ＣＮ₂には、
例えば１０¹⁸〜１０¹⁹ａｔｍ／ｃｍ³程度のｎ形不純物
のリンが導入されている。第２のコレクタ引出し領域４
ＣＮ₂は、不純物イオンをエピタキシャル層２の主面側
から打ち込んだ後、打ち込まれた不純物を熱処理によっ
て拡散することによって形成されている。

【００３５】第３のコレクタ引出し領域４ＣＮ₃は、コ
レクタ電極７Ｃとの接触抵抗を低減するための機能部で
あり、例えば１０²⁰〜１０²¹ａｔｍ／ｃｍ³程度のｎ形
不純物のリンが第２のコレクタ引出し領域４ＣＮ₂内に
拡散されて形成されている。この第３のコレクタ引出し
領域４ＣＮ₃は、例えばエミッタ領域４Ｅを形成するた
めの工程と同一工程時に形成されている。したがって、
この第３のコレクタ引出し領域４ＣＮ₃を設けても半導
体集積回路装置の製造工程が増加することもない。

【００３６】なお、エミッタ電極４Ｅ、ベース電極４Ｂ
およびコレクタ電極４Ｃは、例えばアルミニウム（Ａ
ｌ）−Ｓｉ−銅（Ｃｕ）合金によって構成されている。

【００３７】コレクタ埋込層４ＢＬは、半導体基板１と
エピタキシャル層２との境界領域に形成されている。本
実施例においてコレクタ埋込層４ＢＬは、第１のコレク
タ埋込層４ＢＬ₁と、その上下層に形成された第２のコ
レクタ埋込層４ＢＬ₂とから構成されている。第１のコ
レクタ埋込層４ＢＬ₁および第２のコレクタ埋込層４Ｂ
Ｌ₂は、共にグラフトコレクタ領域として機能するよう
になっている。

【００３８】第１のコレクタ埋込層４ＢＬ₁は、例えば
ｎ形不純物のアンチモン（第１の不純物）およびリン
（第２の不純物）が導入されてなり、その不純物濃度
が、例えば１０¹⁹ａｔｍ／ｃｍ³程度に設定されてい
る。また、第２のコレクタ埋込層４ＢＬ₂は、例えばｎ
形不純物のリンが導入されてなり、その不純物濃度は、
例えば１０¹⁸ａｔｍ／ｃｍ³程度に設定されている。

【００３９】すなわち、本実施例においては、コレクタ
埋込層４ＢＬが、図２にも示すように、例えば２種類の
ｎ形不純物によって構成されている。これにより、コレ
クタ埋込層４ＢＬの不純物濃度を、コレクタ埋込層４Ｂ
Ｌをアンチモンのみで構成していた従来技術に比べて高
くすることができるので、コレクタ埋込層４ＢＬのシー
ト抵抗値を、例えば２０Ω／cm²以下に下げることがで
きるようになっている。

【００４０】このため、コレクタ埋込層４ＢＬに欠陥等
を生じさせることなく、バイポーラトランジスタ４のコ
レクタ飽和抵抗を下げることが可能となっている。ま
た、コレクタ埋込層４ＢＬの不純物濃度を高くすること
でコレクタ飽和抵抗を下げることができるので、同じコ
レクタ飽和抵抗で設計した場合、コレクタ埋込層４ＢＬ
の占有面積を従来よりも縮小することが可能となってい
る。

【００４１】その上、本実施例においては、コレクタ埋
込層４ＢＬに、拡散速度の速いリンを導入したことによ
り、不純物深さを深くすることができるので、さらに縦
形構造のバイポーラトランジスタのコレクタ飽和抵抗を
下げることが可能となっている。なお、図２において、
縦軸は不純物濃度を示し、横軸はエピタキシャル層２の
主面からの深さを示し、一点鎖線はｎ形不純物のリンの
分布を示している。

【００４２】次に、本実施例の半導体集積回路装置の製
造方法を図１および図３〜図６によって説明する。

【００４３】まず、図３に示すように、ｐ^-形の半導体
基板１の主面上に、コレクタ埋込層形成領域の半導体基
板面のみが露出するような絶縁膜パターン（第１のマス
ク）８を形成する。

【００４４】この絶縁膜パターン８は、後述するよう
に、コレクタ埋込層４ＢＬ₁（図１参照）を形成する際
の不純物導入マスクとして機能するパターンであり、例
えば半導体基板１に対して熱酸化処理を施すことにより
半導体基板１の主面上に形成したＳｉＯ₂等からなる絶
縁膜を通常のフォトリソグラフィ技術によってパターニ
ングすることによって形成されている。

【００４５】続いて、図４に示すように、半導体基板１
上に、半導体基板１の露出面および絶縁膜パターン８を
被覆するように、例えばｎ形不純物のアンチモン（第１
の不純物）を含有する絶縁膜（第１の絶縁膜）９をＣＶ
Ｄ法等によって堆積する。

【００４６】その後、半導体基板１に対して熱処理を施
すことにより、絶縁膜９に含まれたｎ形不純物のアンチ
モンを半導体基板１側に拡散する（第１導入工程）。こ
れにより、半導体基板１の主面部に、コレクタ埋込層４
ＢＬ（図１参照）を形成するための不純物領域１０を形
成する。

【００４７】次いで、絶縁膜パターン８および絶縁膜９
を除去した後、図５に示すように、半導体基板１の主面
上に、コレクタ埋込層形成領域の半導体基板面のみが露
出するようなフォトレジストパターン（第２のマスク）
１１を通常のフォトリソグラフィ技術によって形成す
る。このフォトレジストパターン１１は、後述するよう
に、第１のコレクタ埋込層４ＢＬ₁（図１参照）を形成
する際の不純物導入マスクとして機能するパターンであ
る。

【００４８】続いて、このような半導体基板１の不純物
領域１０に、例えばｎ形不純物のリン（第２の不純物）
をフォトレジストパターン１１をイオン打ち込み用のマ
スクとしてイオン打ち込みする。この際のリンのドーズ
量は、例えば１０¹⁴〜１０¹⁵ａｔｍ／ｃｍ³程度、イオ
ン打ち込みエネルギーは、例えば７５〜１２５ＫｅＶ程
度である（第２導入工程）。

【００４９】その後、図６に示すように、半導体基板１
上に、例えば厚さ１０〜１４μｍ程度のｎ形のエピタキ
シャル層２をエピタキシャル成長法によって形成した
後、図５の不純物領域１０に導入された２種類のｎ形不
純物の引き延ばし拡散処理を施すことにより、半導体基
板１とエピタキシャル層２との境界領域にコレクタ埋込
層４ＢＬを形成する。

【００５０】この際、不純物領域１０に、アンチモンと
ともにアンチモンよりも拡散速度の速いリンを導入した
ことにより、アンチモンとリンとを同時に引き延ばし拡
散した場合であっても、リンが広い範囲に拡散され、第
１のコレクタ埋込層４ＢＬ₁の上下に第２のコレクタ埋
込層４ＢＬ₂が形成される。すなわち、コレクタ埋込層
４ＢＬの不純物深さを深くすることが可能となってい
る。

【００５１】その後、上記したように、図１に示す素子
分離領域３ａ，３ｂをわき上がり拡散法とイオン打ち込
み法によって形成した後、素子分離領域３に囲まれた素
子形成領域に通常の大電力形のバイポーラトランジスタ
の形成方法に従ってバイポーラトランジスタ４を形成
し、本実施例の半導体集積回路装置を製造する。

【００５２】このように本実施例によれば、以下の効果
を得ることが可能となる。

【００５３】(1).コレクタ埋込層４ＢＬを、例えば２種
類のｎ形不純物によって構成したことにより、コレクタ
埋込層４ＢＬの不純物濃度を、コレクタ埋込層４ＢＬを
アンチモンのみで構成していた従来技術に比べて高くす
ることができるので、コレクタ埋込層４ＢＬに欠陥等を
生じさせることなく、バイポーラトランジスタ４のコレ
クタ飽和抵抗を下げることが可能となる。したがって、
バイポーラトランジスタ４を有する半導体集積回路装置
の特性および信頼性を向上させることが可能となる。

【００５４】(2).上記(1) により、同じコレクタ飽和抵
抗で設計した場合、コレクタ埋込層４ＢＬの占有面積を
従来よりも縮小することが可能となる。したがって、バ
イポーラトランジスタ４を有する半導体チップの寸法を
縮小することが可能となる。

【００５５】(3).コレクタ埋込層４ＢＬに、拡散速度の
速いリンを導入したことにより、不純物深さを深くする
ことができるので、バイポーラトランジスタ４のコレク
タ飽和抵抗をさらに下げることが可能となる。

【００５６】(4).上記(1) 〜(3) により、小形、高特
性、高信頼性の半導体集積回路装置を提供することが可
能となる。

【００５７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００５８】例えば前記実施例においては、コレクタ埋
込層を形成する際の第２の不純物の導入工程に際してイ
オン打ち込み法を用いた場合について説明したが、これ
に限定されるものではなく、例えば熱拡散法を用いても
良い。これを図７および図８に示す。

【００５９】図７において、不純物領域１０には、例え
ばｎ形不純物のアンチモンのみが導入されている。その
形成方法は、前記実施例と同じである。半導体基板１上
には、コレクタ埋込層形成領域の半導体基板面のみが露
出するような絶縁膜パターン８が通常のフォトリソグラ
フィ技術によって形成されている。

【００６０】このような半導体基板１上に、図８に示す
ように、例えばｎ形不純物のリンが含有されたＰＳＧ
（Phospho Silicate Glass）からなる絶縁膜（第２の絶
縁膜）１２をＣＶＤ法等によって堆積する。

【００６１】続いて、その半導体基板１に対して熱処理
を施すことにより、絶縁膜１２中のリンを半導体基板１
の不純物領域１０側に拡散させる。このようにして、不
純物領域１０に、例えばアンチモンとリンとの２種類の
ｎ形不純物を導入する。以降の工程については前記実施
例と同様である。

【００６２】また、前記実施例においては、コレクタ埋
込層に２種類の不純物を導入した場合について説明した
が、これに限定されるものではない。

【００６３】また、前記実施例においては、コレクタ埋
込層を構成する第１の不純物をアンチモン、第２の不純
物をリンとした場合について説明したが、これに限定さ
れるものではなく種々変更可能であり、例えば第１の不
純物をアンチモン、第２の不純物をヒ素としても良い。
また、第１の不純物をヒ素、第２の不純物をリンまたは
ヒ素としても良い。

【００６４】また、前記実施例においては、半導体基板
上に１種類のバイポーラトランジスタを有する半導体集
積回路装置に本発明を適用した場合について説明した
が、これに限定されるものではなく、例えば半導体基板
上に前記実施例で説明した大電力用のバイポーラトラン
ジスタと、それとは異なる通常のバイポーラトランジス
タとを有する半導体集積回路装置に本発明を適用するこ
とも可能である。

【００６５】この場合、前記実施例で説明した大電力用
のバイポーラトランジスタのコレクタ埋込層のみを前記
実施例で説明したように複数の不純物を導入することに
よって構成し、通常のバイポーラトランジスタのコレク
タ埋込層は１種類の不純物を導入することによって構成
する。

【００６６】その方法としては、例えば前記実施例で説
明したコレクタ埋込層を形成するための第２の不純物の
導入工程に際して、通常のバイポーラトランジスタのコ
レクタ埋込層形成領域上にはマスクを形成しておく方法
がある。これにより、半導体基板上における大電力用の
バイポーラトランジスタのコレクタ埋込層の不純物濃度
のみを選択的に高くすることが可能となる。

【００６７】また、前記実施例においては、バイポーラ
トランジスタのみが示されている半導体集積回路装置に
本発明を適用した場合について説明したが、これに限定
されるものではなく、例えば前記実施例のバイポーラト
ランジスタが形成された半導体基板上にＭＯＳ・ＦＥＴ
やＣＭＯＳ（Complementary MOS ）回路等のような他の
半導体集積回路素子が形成されている他の半導体集積回
路装置に本発明を適用することも可能である。

【００６８】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６９】(1).前記した本発明の半導体集積回路装置
の製造方法によれば、コレクタ埋込層の不純物濃度を高
くすることができるので、コレクタ埋込層に欠陥等を生
じさせることなく、縦形構造のバイポーラトランジスタ
のコレクタ飽和抵抗を下げることが可能となる。したが
って、縦形構造のバイポーラトランジスタを有する半導
体集積回路装置の特性および信頼性を向上させることが
可能となる。

【００７０】また、コレクタ埋込層の不純物濃度を高く
することでコレクタ飽和抵抗を下げることができるの
で、同じコレクタ飽和抵抗で設計した場合、コレクタ埋
込層の占有面積を従来よりも縮小することが可能とな
る。したがって、その縦形構造のバイポーラトランジス
タを有する半導体チップの寸法を縮小することができる
ので、小形、高特性、高信頼性の半導体集積回路装置を
提供することが可能となる。

【００７１】(2).前記した本発明の半導体集積回路装置
の製造方法によれば、半導体基板上における所定の縦形
構造のバイポーラトランジスタのコレクタ埋込層の不純
物濃度のみを選択的に高くすることが可能となる。

【００７２】(3).前記した本発明の半導体集積回路装置
の製造方法によれば、コレクタ埋込層の不純物濃度を高
くすることができる上、第２の不純物として拡散速度の
速いリンを導入するためコレクタ埋込層の不純物深さを
深くすることができるので、さらに縦形構造のバイポー
ラトランジスタのコレクタ飽和抵抗を下げることが可能
となる。したがって、縦形構造のバイポーラトランジス
タを有する半導体集積回路装置の特性および信頼性をさ
らに向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
要部断面図である。

【図２】図１で示した半導体集積回路装置のＩＩ−ＩＩ
線における不純物の濃度分布図である。

【図３】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図４】図１の半導体集積回路装置の図３に続く製造工
程中における要部断面図である。

【図５】図１の半導体集積回路装置の図４に続く製造工
程中における要部断面図である。

【図６】図１の半導体集積回路装置の図５に続く製造工
程中における要部断面図である。

【図７】本発明の他の実施例である半導体集積回路装置
の製造工程中における要部断面図である。

【図８】本発明の他の実施例である半導体集積回路装置
の図７に続く製造工程中における要部断面図である。

【符号の説明】

１半導体基板２エピタキシャル層３，３ａ，３ｂ素子分離領域４バイポーラトランジスタ（所定の縦形構造のバイポ
ーラトランジスタ）４Ｅエミッタ領域４Ｂベース領域４Ｃコレクタ領域４Ｃ₁ 真性コレクタ領域４ＣＮコレクタ引出し領域４ＣＮ₁ 第１のコレクタ引出し領域４ＣＮ₂ 第２のコレクタ引出し領域４ＣＮ₃ 第３のコレクタ引出し領域４ＢＬコレクタ埋込層４ＢＬ₁ 第１のコレクタ埋込層４ＢＬ₂ 第２のコレクタ埋込層５絶縁膜６ａ，６ｂ接続孔７Ｅエミッタ電極７Ｂベース電極７Ｃコレクタ電極８絶縁膜パターン（第１のマスク）９絶縁膜（第１の絶縁膜）１０不純物領域１１フォトレジストパターン（第２のマスク）１２絶縁膜（第２の絶縁膜）

───────────────────────────────────────────────────── フロントページの続き (72)発明者重松卓東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者進藤善美東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】半導体基板において、縦形構造のバイポ
ーラトランジスタのコレクタ埋込層形成領域に第１の不
純物を導入する第１導入工程と、前記コレクタ埋込層形
成領域に前記第１の不純物と同一導電形の第２の不純物
を導入する第２導入工程とを有することを特徴とする半
導体集積回路装置の製造方法。
【請求項２】半導体基板上に複数の縦形構造のバイポ
ーラトランジスタを設けた半導体集積回路装置の製造方
法において、前記複数の縦形構造のバイポーラトランジ
スタのコレクタ埋込層形成領域に第１の不純物を導入す
る第１導入工程と、前記複数の縦形構造のバイポーラト
ランジスタのうち、所定の縦形構造のバイポーラトラン
ジスタのコレクタ埋込層形成領域のみに前記第１の不純
物と同一導電形の第２の不純物を導入する第２導入工程
とを有することを特徴とする半導体集積回路装置の製造
方法。
【請求項３】前記第１導入工程は、半導体基板上に前
記コレクタ埋込層形成領域における半導体基板面のみが
露出されるような第１のマスクを形成する工程と、前記
第１のマスクの形成された半導体基板上に前記第１の不
純物である第１のｎ形不純物を含有する絶縁膜を堆積す
る工程と、前記半導体基板に対して熱処理を施すことに
より前記絶縁膜に含有された第１のｎ形不純物を半導体
基板に拡散する工程からなり、前記第２導入工程は、前
記第１のｎ形不純物を含有する絶縁膜および前記第１の
マスクを除去する工程と、前記半導体基板上に前記所定
の縦形構造のバイポーラトランジスタのコレクタ埋込層
のみが露出するような第２のマスクを形成する工程と、
前記第２の不純物である第２のｎ形不純物を、前記第２
のマスクをイオン打ち込みマスクとして半導体基板にイ
オン打ち込みする工程とからなることを特徴とする請求
項２記載の半導体集積回路装置の製造方法。
【請求項４】前記第１導入工程は、半導体基板上に前
記コレクタ埋込層形成領域における半導体基板面のみが
露出されるような第１のマスクを形成する工程と、前記
第１のマスクの形成された半導体基板上に前記第１の不
純物である第１のｎ形不純物を含有する第１の絶縁膜を
堆積する工程と、前記半導体基板に対して熱処理を施す
ことにより前記第１の絶縁膜に含有された第１のｎ形不
純物を半導体基板に拡散する工程からなり、前記第２導
入工程は、前記第１のｎ形不純物を含有する第１の絶縁
膜および前記第１のマスクを除去する工程と、前記半導
体基板上に前記所定の縦形構造のバイポーラトランジス
タのコレクタ埋込層のみが露出するような第２のマスク
を形成する工程と、前記第２のマスクの形成された半導
体基板上に前記第２の不純物である第２のｎ形不純物を
含有する第２の絶縁膜を堆積する工程と、前記半導体基
板に対して熱処理を施すことにより前記第２の絶縁膜に
含有された第２のｎ形不純物を、前記第２のマスクを拡
散マスクとして半導体基板に拡散する工程とからなるこ
とを特徴とする請求項２記載の半導体集積回路装置の製
造方法。
【請求項５】前記第１のｎ形不純物がアンチモンであ
り、前記第２のｎ形不純物がリンであることを特徴とす
る請求項３または４記載の半導体集積回路装置の製造方
法。
【請求項６】前記所定の縦形構造のバイポーラトラン
ジスタが大電力用のバイポーラトランジスタであること
を特徴とする請求項２、３、４または５記載の半導体集
積回路装置の製造方法。
【請求項７】複数の同一導電形の不純物が導入されて
なるコレクタ埋込層を備えた縦形構造のバイポーラトラ
ンジスタを有することを特徴とする半導体集積回路装
置。
【請求項８】半導体基板上に複数の縦形構造のバイポ
ーラトランジスタが設けられた半導体集積回路装置であ
って、前記複数の縦形構造のバイポーラトランジスタの
うち、所定の縦形構造のバイポーラトランジスタのコレ
クタ埋込層のみを複数の同一導電形の不純物を導入する
ことによって構成したことを特徴とする半導体集積回路
装置。
【請求項９】前記所定の縦形構造のバイポーラトラン
ジスタが大電力用のバイポーラトランジスタであること
を特徴とする請求項８記載の半導体集積回路装置。
【請求項１０】前記複数の同一導電形の不純物がｎ形
不純物であることを特徴とする請求項７、８または９記
載の半導体集積回路装置。
【請求項１１】前記複数の同一導電形の不純物が２種
類であり、一方がアンチモン、他方がリンであることを
特徴とする請求項７、８、９または１０記載の半導体集
積回路装置。