JPH0785932B2 - 異常検出回路 - Google Patents
異常検出回路Info
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- JPH0785932B2 JPH0785932B2 JP1116089A JP1116089A JPH0785932B2 JP H0785932 B2 JPH0785932 B2 JP H0785932B2 JP 1116089 A JP1116089 A JP 1116089A JP 1116089 A JP1116089 A JP 1116089A JP H0785932 B2 JPH0785932 B2 JP H0785932B2
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- 238000001514 detection method Methods 0.000 title claims description 17
- 230000005856 abnormality Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 7
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012806 monitoring device Methods 0.000 description 1
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Description
【発明の詳細な説明】 〔概要〕 負荷に流れる電流の通電時間が所定値以上のときに異常
発生信号を出力する異常検出回路の改良に関し、 この種の回路において、温度や構成部品のバラツキによ
る検出誤差をなくすると共に回路をゲート・アレイに集
積可能にすることを目的とし、 負荷に電流が流れているときには所定値の負荷通電信号
を出力し、電流が流れていない場合には他の所定値の負
荷通電信号を出力する負荷通電検出回路と、 アップ・ダウン・カウンタと、 負荷通電信号が所定値の場合には第２のクロック信号CK
2をアップ・ダウン・カウンタに供給すると共にアップ
・ダウン・カウンタの動作モードをアップ・カウンタ・
モードに設定し、負荷通電信号が他の所定値の場合には
第１のクロック信号CK1をアップ・ダウン・カウンタに
供給すると共にアップ・ダウン・カウンタの動作モード
をダウン・カウンタ・モードに設定するクロック選択＆
モード設定回路と を具備することを構成としている。
発生信号を出力する異常検出回路の改良に関し、 この種の回路において、温度や構成部品のバラツキによ
る検出誤差をなくすると共に回路をゲート・アレイに集
積可能にすることを目的とし、 負荷に電流が流れているときには所定値の負荷通電信号
を出力し、電流が流れていない場合には他の所定値の負
荷通電信号を出力する負荷通電検出回路と、 アップ・ダウン・カウンタと、 負荷通電信号が所定値の場合には第２のクロック信号CK
2をアップ・ダウン・カウンタに供給すると共にアップ
・ダウン・カウンタの動作モードをアップ・カウンタ・
モードに設定し、負荷通電信号が他の所定値の場合には
第１のクロック信号CK1をアップ・ダウン・カウンタに
供給すると共にアップ・ダウン・カウンタの動作モード
をダウン・カウンタ・モードに設定するクロック選択＆
モード設定回路と を具備することを構成としている。
本発明は、負荷に流れる電流の通電時間が所定値以上の
ときに異常発生信号を出力する異常検出回路の改良に関
するものである。
ときに異常発生信号を出力する異常検出回路の改良に関
するものである。
第８図は従来の異常検出回路の電気回路図である。同図
において、１はソレノイド、２はトランジスタ、３はダ
イオード、４は発光素子、５は受光素子、６は反転回
路、７はコンパレータ、８ないし14は抵抗、15はコンデ
ンサ、16はダイオードをそれぞれ示している。
において、１はソレノイド、２はトランジスタ、３はダ
イオード、４は発光素子、５は受光素子、６は反転回
路、７はコンパレータ、８ないし14は抵抗、15はコンデ
ンサ、16はダイオードをそれぞれ示している。
ソレノイド１は印字ヘッドの中に存在するものであり、
ソレノイド１に電流が流れると、印字ピンが紙面を叩
く。トランジスタ２がオンすると、ソレノイド１に電流
が流れると共に、発光素子4,抵抗８及びダイオード３を
通って電流が流れる。発光素子４と受光素子５は、ホト
・カプラを構成している。発光素子４からの光は受光素
子５によって受光される。受光すると、受光素子５は導
通し、＊負荷通電信号は低レベルになる。＊負荷通電信
号は反転回路６によって反転される。反転回路６の出力
が高レベルになると、コンデンサ15に対する充電が開始
される。コンデンサ15の電圧はコンパレータ７の−端子
に印加され、コンパレータ７の＋端子には基準電圧が印
加される。コンパレータ７は、−端子の電圧が＋端子の
電圧以上の時に、低レベルを出力する。低レベルのコン
パレータ出力は、異常発生を示している。異常が発生す
ると、電源を断する等の動作が行われる。
ソレノイド１に電流が流れると、印字ピンが紙面を叩
く。トランジスタ２がオンすると、ソレノイド１に電流
が流れると共に、発光素子4,抵抗８及びダイオード３を
通って電流が流れる。発光素子４と受光素子５は、ホト
・カプラを構成している。発光素子４からの光は受光素
子５によって受光される。受光すると、受光素子５は導
通し、＊負荷通電信号は低レベルになる。＊負荷通電信
号は反転回路６によって反転される。反転回路６の出力
が高レベルになると、コンデンサ15に対する充電が開始
される。コンデンサ15の電圧はコンパレータ７の−端子
に印加され、コンパレータ７の＋端子には基準電圧が印
加される。コンパレータ７は、−端子の電圧が＋端子の
電圧以上の時に、低レベルを出力する。低レベルのコン
パレータ出力は、異常発生を示している。異常が発生す
ると、電源を断する等の動作が行われる。
第８図の回路は、負荷の通電時間が規定以上に長い場合
にこれを検出して異常状態であることを通知するもので
あるが、温度や構成部品のバラツキにより検出誤差が発
生すると言う欠点がある。また、第８図の回路は、抵抗
やコンデンサを使用しているので、集積化できないと言
う欠点がある。
にこれを検出して異常状態であることを通知するもので
あるが、温度や構成部品のバラツキにより検出誤差が発
生すると言う欠点がある。また、第８図の回路は、抵抗
やコンデンサを使用しているので、集積化できないと言
う欠点がある。
本発明は、この点に鑑みて創作されたものであって、負
荷通電時間が所定時間以上になった時に異常発生を通知
する異常検出回路において、温度や構成部品のバラツキ
による検出誤差をなくすると共に、回路をゲート・アレ
イに集積可能にすることを目的としている。
荷通電時間が所定時間以上になった時に異常発生を通知
する異常検出回路において、温度や構成部品のバラツキ
による検出誤差をなくすると共に、回路をゲート・アレ
イに集積可能にすることを目的としている。
第１図は本発明の原理説明図である。本発明の異常検出
回路は、負荷通電検出回路と、クロック選択＆モード設
定回路と、アップ・ダウン・カウンタとを具備してい
る。負荷通電検出回路は、負荷に電流が流れているとき
には所定値の負荷通電信号を出力し、電流が流れていな
い場合には他の所定値の負荷通電信号を出力する。クロ
ック選択＆モード設定回路は、負荷通電信号が所定値の
場合には第２のクロック信号CK2をアップ・ダウン・カ
ウンタに供給すると共にアップ・ダウン・カウンタの動
作モードをアップ・カウンタ・モードに設定し、負荷通
電信号が他の所定値の場合には第１のクロック信号CK1
をアップ・ダウン・カウンタに供給すると共にアップ・
ダウン・カウンタの動作モードをダウン・カウンタ・モ
ードに設定する。
回路は、負荷通電検出回路と、クロック選択＆モード設
定回路と、アップ・ダウン・カウンタとを具備してい
る。負荷通電検出回路は、負荷に電流が流れているとき
には所定値の負荷通電信号を出力し、電流が流れていな
い場合には他の所定値の負荷通電信号を出力する。クロ
ック選択＆モード設定回路は、負荷通電信号が所定値の
場合には第２のクロック信号CK2をアップ・ダウン・カ
ウンタに供給すると共にアップ・ダウン・カウンタの動
作モードをアップ・カウンタ・モードに設定し、負荷通
電信号が他の所定値の場合には第１のクロック信号CK1
をアップ・ダウン・カウンタに供給すると共にアップ・
ダウン・カウンタの動作モードをダウン・カウンタ・モ
ードに設定する。
第２図は本発明の１実施例のブロック図である。同図に
おいて、21と22はアップ・ダウン・カウンタ、23は比較
回路、24ないし27はＤフリップ・フロップ、28と29はAN
Dゲート、30はORゲート、31は反転回路をそれぞれ示し
ている。
おいて、21と22はアップ・ダウン・カウンタ、23は比較
回路、24ないし27はＤフリップ・フロップ、28と29はAN
Dゲート、30はORゲート、31は反転回路をそれぞれ示し
ている。
カウンタ21のＡないしＤはデータ入力端子、CKはクロッ
ク端子、LOADはロード端子、UP/DOWNはアップ・ダウン
端子、Ｇはイネーブル端子、QAないしQDはデータ出力端
子、PIPPLEはカウント値がオール１になった時に低レベ
ル信号を出力する端子をそれぞれ示している。カウンタ
22はカウンタ21と同一構成を有している。カウンタ21の
RIPPLE端子はカウンタ22のＧ端子に接続されている。比
較回路23のP0ないしP7はデータ入力端子、Q0ないしQ7も
データ入力端子をそれぞれ示している。比較回路23は、
Ｐ＝Ｑになると、Ｐ＝Ｑ端子から低レベルを出力する。
ク端子、LOADはロード端子、UP/DOWNはアップ・ダウン
端子、Ｇはイネーブル端子、QAないしQDはデータ出力端
子、PIPPLEはカウント値がオール１になった時に低レベ
ル信号を出力する端子をそれぞれ示している。カウンタ
22はカウンタ21と同一構成を有している。カウンタ21の
RIPPLE端子はカウンタ22のＧ端子に接続されている。比
較回路23のP0ないしP7はデータ入力端子、Q0ないしQ7も
データ入力端子をそれぞれ示している。比較回路23は、
Ｐ＝Ｑになると、Ｐ＝Ｑ端子から低レベルを出力する。
Ｄフリップ・フロップ24のクロック端子には、クロック
信号CK1が印加され、出力はＤ入力に接続されてい
る。Ｑ出力がクロック信号CK2となる。従って、クロッ
ク信号CK2の周波数はクロック信号CK1の1/2になる。Ｄ
フリップ・フロップ25のクロック端子にはクロックCK2
が印加され、Ｄ入力にはＤフリップ・フロップ26のＱ出
力が印加されている。Ｄフリップ・フロップ25のＱ出力
は、ANDゲート28の第１入力に印加され、また、反転回
路31を介してANDゲート29の第１入力に印加される。Ｄ
フリップ・フロップ26のＤ入力には＊負荷通電信号が印
加され、クロック端子にはクロック信号CK1を反転した
ものが印加されている。Ｄフリップ・フロップ26のＱ出
力は、Ｄフリップ・フロップ25のＤ入力に印加されると
共に、カウンタ21,22のUP/DOWN端子に印加されている。
Ｄフリップ・フロップ27のＤ入力には初期リセット信号
iRSが印加され、CLR端子にも初期リセット信号iRSが印
加され、クロック端子にはクロック信号CK1が印加され
ている。Ｄフリップ・フロップ27のＱ出力は、カウンタ
21,22のLOAD端子に印加される。初期リセット信号iRSは
電源投入時に高レベルになる信号である。
信号CK1が印加され、出力はＤ入力に接続されてい
る。Ｑ出力がクロック信号CK2となる。従って、クロッ
ク信号CK2の周波数はクロック信号CK1の1/2になる。Ｄ
フリップ・フロップ25のクロック端子にはクロックCK2
が印加され、Ｄ入力にはＤフリップ・フロップ26のＱ出
力が印加されている。Ｄフリップ・フロップ25のＱ出力
は、ANDゲート28の第１入力に印加され、また、反転回
路31を介してANDゲート29の第１入力に印加される。Ｄ
フリップ・フロップ26のＤ入力には＊負荷通電信号が印
加され、クロック端子にはクロック信号CK1を反転した
ものが印加されている。Ｄフリップ・フロップ26のＱ出
力は、Ｄフリップ・フロップ25のＤ入力に印加されると
共に、カウンタ21,22のUP/DOWN端子に印加されている。
Ｄフリップ・フロップ27のＤ入力には初期リセット信号
iRSが印加され、CLR端子にも初期リセット信号iRSが印
加され、クロック端子にはクロック信号CK1が印加され
ている。Ｄフリップ・フロップ27のＱ出力は、カウンタ
21,22のLOAD端子に印加される。初期リセット信号iRSは
電源投入時に高レベルになる信号である。
ANDゲート28の第１入力にはＤフリップ・フロップ25の
Ｑ出力が印加され、第２入力にはクロック信号CK1が印
加され、第３入力には比較回路23のＰ＝Ｑ端子の信号が
印加されている。ANDゲート29の第１の入力にはＤフリ
ップ・フロップ25のＱ出力を反転したものが印加され、
第２入力にはクロック信号CK2が印加され、第３入力に
はカウンタ22のPIPPLE出力が印加されている。ORゲート
30の第１入力にはANDゲート28の出力が印加され、第２
入力にはANDゲート29の出力が印加されている。ORゲー
ト30の出力は、カウンタ21,22のクロック端子に印加さ
れている。
Ｑ出力が印加され、第２入力にはクロック信号CK1が印
加され、第３入力には比較回路23のＰ＝Ｑ端子の信号が
印加されている。ANDゲート29の第１の入力にはＤフリ
ップ・フロップ25のＱ出力を反転したものが印加され、
第２入力にはクロック信号CK2が印加され、第３入力に
はカウンタ22のPIPPLE出力が印加されている。ORゲート
30の第１入力にはANDゲート28の出力が印加され、第２
入力にはANDゲート29の出力が印加されている。ORゲー
ト30の出力は、カウンタ21,22のクロック端子に印加さ
れている。
第２図の実施例の動作について説明する。初期リセット
信号iRSが高レベルになると、カウンタ21,22が初期化さ
れる。図示の例では、初期化時にカウンタ21,22にＸ′7
F′がセットされる。＊負荷通電信号が高レベルの状態
の下では、ORゲート30からクロック信号CK1が出力され
ると共に、カウンタ21,22はダウン・カウンタとして動
作する。カウンタ21,22の計数値がＸ′7F′であると、
比較回路23のＰ＝Ｑ端子から低レベルが出力され、カウ
ンタ21,22に対するクロック信号の供給は停止される。
信号iRSが高レベルになると、カウンタ21,22が初期化さ
れる。図示の例では、初期化時にカウンタ21,22にＸ′7
F′がセットされる。＊負荷通電信号が高レベルの状態
の下では、ORゲート30からクロック信号CK1が出力され
ると共に、カウンタ21,22はダウン・カウンタとして動
作する。カウンタ21,22の計数値がＸ′7F′であると、
比較回路23のＰ＝Ｑ端子から低レベルが出力され、カウ
ンタ21,22に対するクロック信号の供給は停止される。
＊負荷通電信号が低レベルになると、カウンタ21,22は
アップ・カウンタとして動作し、また、ORゲート30から
クロック信号CK2が出力される。カウンタ21,22の計数値
がＸ′FF′になると、カウンタ22のRIPPLE端子から低レ
ベルが出力され、カウンタ21,22に対するクロック信号
の供給は停止される。RIPPLE端子の信号は監視装置（図
示せず）に送られ、この信号が低レベルになると、電源
断等が行われる。
アップ・カウンタとして動作し、また、ORゲート30から
クロック信号CK2が出力される。カウンタ21,22の計数値
がＸ′FF′になると、カウンタ22のRIPPLE端子から低レ
ベルが出力され、カウンタ21,22に対するクロック信号
の供給は停止される。RIPPLE端子の信号は監視装置（図
示せず）に送られ、この信号が低レベルになると、電源
断等が行われる。
第３図は初期設定時の動作を示す図である。初期リセッ
ト信号iRSが高レベルになると、カウンタ21,22のLOAD端
子に高レベルが印加され、カウンタ21,22に初期化デー
タがセットされる。
ト信号iRSが高レベルになると、カウンタ21,22のLOAD端
子に高レベルが印加され、カウンタ21,22に初期化デー
タがセットされる。
第４図はカウンタがアップからダウン動作に転じた場合
の動作を示す図である。＊負荷通電信号が高レベルにな
ると、Ｄフリップ・フロップ26のＱ出力は高レベルにな
り、次にＤフリップ・フロップ25のＱ出力が高レベルに
なり、ORゲート30からクロック信号CK1が出力される。
の動作を示す図である。＊負荷通電信号が高レベルにな
ると、Ｄフリップ・フロップ26のＱ出力は高レベルにな
り、次にＤフリップ・フロップ25のＱ出力が高レベルに
なり、ORゲート30からクロック信号CK1が出力される。
第５図はカウンタがＸ′7F′になった後、アップ動作に
転じる場合の動作を示す図である。＊負荷通電信号が高
レベルのときにはカウンタ21,22はダウン・カウンタと
して動作する。カウンタ21,22の計数値がＸ′7F′にな
ると、カウンタ21,22に対するクロック信号の供給は停
止される。計数値がＸ′7F′の状態の下で＊負荷通電信
号が低レベルになると、Ｄフリップ・フロップ26のＱ出
力は低レベルになり、次いでＤフリップ・フロップ25の
Ｑ出力が低レベルになる。Ｄフリップ・フロップ26のＱ
出力が低レベルになると、カウンタ21,22はアップ・カ
ウンタとして動作する。Ｄフリップ・フロップ25のＱ出
力が低レベルになると、ORゲート30はクロック信号CK2
を出力し、カウンタ21,22のクロック端子にクロック信
号CK2が印加される。
転じる場合の動作を示す図である。＊負荷通電信号が高
レベルのときにはカウンタ21,22はダウン・カウンタと
して動作する。カウンタ21,22の計数値がＸ′7F′にな
ると、カウンタ21,22に対するクロック信号の供給は停
止される。計数値がＸ′7F′の状態の下で＊負荷通電信
号が低レベルになると、Ｄフリップ・フロップ26のＱ出
力は低レベルになり、次いでＤフリップ・フロップ25の
Ｑ出力が低レベルになる。Ｄフリップ・フロップ26のＱ
出力が低レベルになると、カウンタ21,22はアップ・カ
ウンタとして動作する。Ｄフリップ・フロップ25のＱ出
力が低レベルになると、ORゲート30はクロック信号CK2
を出力し、カウンタ21,22のクロック端子にクロック信
号CK2が印加される。
第６図はカウンタがＸ′FF′になった場合の動作を示す
図である。アップ・カウンタとして動作している状態の
下でカウンタ21,22の計数値がＸ′FF′になると、カウ
ンタ22のRIPPLE端子の信号は低レベルになり、カウンタ
21,22に対するクロック信号の供給は停止される。
図である。アップ・カウンタとして動作している状態の
下でカウンタ21,22の計数値がＸ′FF′になると、カウ
ンタ22のRIPPLE端子の信号は低レベルになり、カウンタ
21,22に対するクロック信号の供給は停止される。
第７図は従来と本発明の動作比較を示す図である。同図
の前半は負荷通電時間が所定時間内である場合を示し、
後半は負荷通電時間が所定時間以上の場合を示す。従来
回路において、負荷通電時間が所定時間内である場合に
はコンパレータの出力が低レベルになることはなく、負
荷通電時間が所定時間以上になると、コンパレータ出力
は低レベルになる。本発明においては、負荷通電時間が
所定時間以上になると、カウンタ22のRIPPLE端子の信号
は低レベルになる。
の前半は負荷通電時間が所定時間内である場合を示し、
後半は負荷通電時間が所定時間以上の場合を示す。従来
回路において、負荷通電時間が所定時間内である場合に
はコンパレータの出力が低レベルになることはなく、負
荷通電時間が所定時間以上になると、コンパレータ出力
は低レベルになる。本発明においては、負荷通電時間が
所定時間以上になると、カウンタ22のRIPPLE端子の信号
は低レベルになる。
以上のように、本発明の異常検出回路は、従来の回路の
ように抵抗やコンデンサを使用しないので、コンデンサ
のバラツキや抵抗のバラツキ，電源電圧変動，温度変化
に影響されず常に一定の検出時間を有し、また、ゲート
・アレイ等に集積可能であると言う効果を有している。
ように抵抗やコンデンサを使用しないので、コンデンサ
のバラツキや抵抗のバラツキ，電源電圧変動，温度変化
に影響されず常に一定の検出時間を有し、また、ゲート
・アレイ等に集積可能であると言う効果を有している。
第１図は本発明の原理図、第２図は本発明の１実施例の
ブロック図、第３図は初期設定時の動作を示す図、第４
図はカウンタがアップからダウン動作に転じた場合の動
作を示す図、第５図はカウンタがＸ′7F′になった後に
アップ動作に転じる場合の動作を示す図、第６図はカウ
ンタがＸ′FF′になった場合の動作を示す図、第７図は
従来と本発明の動作比較を示す図、第８図は従来の異常
検出回路の電気回路図である。 １……ソレノイド、２……トランジスタ、３……ダイオ
ード、４……発光素子、５……受光素子、６……反転回
路、７……コンパレータ、８ないし14……抵抗、15……
コンデンサ、16……ダイオード、21と22……アップ・ダ
ウン・カウンタ、23……比較回路、24ないし27……Ｄフ
リップ・フロップ、28と29……ANDゲート、30……ORゲ
ート、31……反転回路。
ブロック図、第３図は初期設定時の動作を示す図、第４
図はカウンタがアップからダウン動作に転じた場合の動
作を示す図、第５図はカウンタがＸ′7F′になった後に
アップ動作に転じる場合の動作を示す図、第６図はカウ
ンタがＸ′FF′になった場合の動作を示す図、第７図は
従来と本発明の動作比較を示す図、第８図は従来の異常
検出回路の電気回路図である。 １……ソレノイド、２……トランジスタ、３……ダイオ
ード、４……発光素子、５……受光素子、６……反転回
路、７……コンパレータ、８ないし14……抵抗、15……
コンデンサ、16……ダイオード、21と22……アップ・ダ
ウン・カウンタ、23……比較回路、24ないし27……Ｄフ
リップ・フロップ、28と29……ANDゲート、30……ORゲ
ート、31……反転回路。
Claims (1)
- 【請求項１】負荷に電流が流れているときには所定値の
負荷通電信号を出力し、電流が流れていない場合には他
の所定値の負荷通電信号を出力する負荷通電検出回路
と、 アップ・ダウン・カウンタと、 負荷通電信号が所定値の場合には第２のクロック信号CK
2をアップ・ダウン・カウンタに供給すると共にアップ
・ダウン・カウンタの動作モードをアップ・カウンタ・
モードに設定し、負荷通電信号が他の所定値の場合には
第１のクロック信号CK1をアップ・ダウン・カウンタに
供給すると共にアップ・ダウン・カウンタの動作モード
をダウン・カウンタ・モードに設定するクロック選択＆
モード設定回路と を具備することを特徴とする異常検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116089A JPH0785932B2 (ja) | 1989-01-20 | 1989-01-20 | 異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116089A JPH0785932B2 (ja) | 1989-01-20 | 1989-01-20 | 異常検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02190349A JPH02190349A (ja) | 1990-07-26 |
| JPH0785932B2 true JPH0785932B2 (ja) | 1995-09-20 |
Family
ID=11770285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1116089A Expired - Fee Related JPH0785932B2 (ja) | 1989-01-20 | 1989-01-20 | 異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785932B2 (ja) |
-
1989
- 1989-01-20 JP JP1116089A patent/JPH0785932B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02190349A (ja) | 1990-07-26 |
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| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
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