JPS60247976A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60247976A JPS60247976A JP59103859A JP10385984A JPS60247976A JP S60247976 A JPS60247976 A JP S60247976A JP 59103859 A JP59103859 A JP 59103859A JP 10385984 A JP10385984 A JP 10385984A JP S60247976 A JPS60247976 A JP S60247976A
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- JP
- Japan
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- layer
- semiconductor
- thickness
- alloy layer
- alloy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、とくに高抵抗基板上の半導体層を
動作層とする半導体装置に関する。
動作層とする半導体装置に関する。
高抵抗性基板上に形成された半導体層を動作層とする半
導体装置は素子間分離が容易である点、および素子相互
を接続する配線が高抵抗基板上に形成されるため寄生容
量が小さいという利点があシ超高速ディジタμ集積回路
として適している。
導体装置は素子間分離が容易である点、および素子相互
を接続する配線が高抵抗基板上に形成されるため寄生容
量が小さいという利点があシ超高速ディジタμ集積回路
として適している。
その最も好適な例がガリウム此素電界効果トランジスタ
（以下ＧａＡｓ ＦＥＴと称す）であろう。ＧａＡｓ
ＦＥＴの最も基本的な断面形状を第１図に示す。図にお
いて、ＩＩＦｉ比抵抗ｌＯΩ１の半絶縁性ＧａＡｓ基板
、１２はイオン注入法（注入エネルギー７０ＫｅＶ、注
入イオン：Ｓｉ、ドース量２ Ｘ １０” ａｍ−”）
により形成した厚さａ：約ｔｏｏｏＬキャリア密度ｎ：
２ＸｌＯｃＭのｎ ５ ＧａＡｓ層、 １８は例えばＡ
Ｉよりなるゲート電極、１４．１５はＡｕＧｅを蒸着し
たあと、４００℃、１分間の加熱合金化により形成され
たオーム性接触をなす電極（１４＝ソース、１５ニドレ
イン）である。全ての半導体装置がそうであるように、
ＧａＡｓ ＦＥＴにおいても直列寄生抵抗、（この場合
にはソース抵抗Ｒ，）の低減が素子特性の改善の上で不
可欠である。
（以下ＧａＡｓ ＦＥＴと称す）であろう。ＧａＡｓ
ＦＥＴの最も基本的な断面形状を第１図に示す。図にお
いて、ＩＩＦｉ比抵抗ｌＯΩ１の半絶縁性ＧａＡｓ基板
、１２はイオン注入法（注入エネルギー７０ＫｅＶ、注
入イオン：Ｓｉ、ドース量２ Ｘ １０” ａｍ−”）
により形成した厚さａ：約ｔｏｏｏＬキャリア密度ｎ：
２ＸｌＯｃＭのｎ ５ ＧａＡｓ層、 １８は例えばＡ
Ｉよりなるゲート電極、１４．１５はＡｕＧｅを蒸着し
たあと、４００℃、１分間の加熱合金化により形成され
たオーム性接触をなす電極（１４＝ソース、１５ニドレ
イン）である。全ての半導体装置がそうであるように、
ＧａＡｓ ＦＥＴにおいても直列寄生抵抗、（この場合
にはソース抵抗Ｒ，）の低減が素子特性の改善の上で不
可欠である。
このことは、ＦＥＴの相互コンダクタンス５が、へ＝０
０ときの値ｇｍ＠の’／ （１４ｇｍａ Ｒｅ ）にな
ること、すなわら次式が成立することからも明らかであ
る。
０ときの値ｇｍ＠の’／ （１４ｇｍａ Ｒｅ ）にな
ること、すなわら次式が成立することからも明らかであ
る。
ｇ−一”” （１）
ｌ＋ｇ、、・Ｒｓ
このようにＲｓの低減化はｇｍの改善、すなわちＦＥＴ
特性の改善の上で不可欠であるにも拘らず、従来はそれ
に対する対策として、ソースΦグート間の距離の短縮と
接触比抵抗ρＣの低減しか活用されておらず、オーム性
接触の合金化層（アロイ層）の深さの最適化については
何ら注意を払われていなかった◎ 〔発明の目的〕 本発明は従来の半導体装置における上記の如き欠点に鑑
みてなされたものであシその目的はオーミック接触部寄
生抵抗の小さい半導体装置を提供することにある。
特性の改善の上で不可欠であるにも拘らず、従来はそれ
に対する対策として、ソースΦグート間の距離の短縮と
接触比抵抗ρＣの低減しか活用されておらず、オーム性
接触の合金化層（アロイ層）の深さの最適化については
何ら注意を払われていなかった◎ 〔発明の目的〕 本発明は従来の半導体装置における上記の如き欠点に鑑
みてなされたものであシその目的はオーミック接触部寄
生抵抗の小さい半導体装置を提供することにある。
〔発明の構成〕
本発明は、高抵抗性基板上の半導体動作層に少なくとも
オーム性接触をなす電極、とくに電極金属と半導体との
加熱合金化によ多形成された合金層を有するオーム性電
極を設けてなる半導体装置において、前記半導体層の厚
みを２０００λ以下に設定し、前記合金層と高抵抗基板
との間に２５０λ以上の１体層を残存せしめたことを特
徴とする半導体装置である。
オーム性接触をなす電極、とくに電極金属と半導体との
加熱合金化によ多形成された合金層を有するオーム性電
極を設けてなる半導体装置において、前記半導体層の厚
みを２０００λ以下に設定し、前記合金層と高抵抗基板
との間に２５０λ以上の１体層を残存せしめたことを特
徴とする半導体装置である。
次に、本発明の原理を簡単に説明する。一般に半導体結
晶へのオーム性接触はドーパントとしての不純物を含ん
だ金属と半導体との加熱合金化反応により形成されるも
のであり、例えば第１図のＱｉＡｓ ＦＥＴの場合には
、ＧａＡｓ結晶表面にＱを含んだ油膜を形成したあと、
約４００℃で熱処理（アロイ）することによ多形成して
いる。この際ＧａＡｓ結晶中にはｎ型ドーパントである
Ｑを大量に含んだＮ層（合金層）がある一定の深さまで
形成される。このような合金層の深さは、従来の素子、
例えばマイクロ波用ＧａＡｓ Ｆ Ｅ Ｔの場合には動
作層（半導体層の厚みに比べて無視できる程度であった
が、冒頭に記した超高速ディジタル集積回路に用いるＧ
ａＡｓＦＥＴにおいては動作層の厚みが薄い（例えば第
１図の場合には１０００λ）ため、合金層の深さは動作
層の厚みに対して無視できなくなる。発明者はこの合金
層の深さく厚み）をどの程度に設定すればよいか第２図
のモデルを用いて計算した。図において、２０は半導体
層、 ２１はオーム性金属（例えばＡｕ、Ｇｅ＋Ｎｉ
） 、２２は合金層（Ｎ層）である。寄生抵抗ＲｓＦｉ
、合金層２２に横方向から垂直に入る部分の抵抗Ｒ１と
合金層２２の下方から廻り込む部分の抵抗Ｒ１とよシな
りそれらは各々次式でめられる。
晶へのオーム性接触はドーパントとしての不純物を含ん
だ金属と半導体との加熱合金化反応により形成されるも
のであり、例えば第１図のＱｉＡｓ ＦＥＴの場合には
、ＧａＡｓ結晶表面にＱを含んだ油膜を形成したあと、
約４００℃で熱処理（アロイ）することによ多形成して
いる。この際ＧａＡｓ結晶中にはｎ型ドーパントである
Ｑを大量に含んだＮ層（合金層）がある一定の深さまで
形成される。このような合金層の深さは、従来の素子、
例えばマイクロ波用ＧａＡｓ Ｆ Ｅ Ｔの場合には動
作層（半導体層の厚みに比べて無視できる程度であった
が、冒頭に記した超高速ディジタル集積回路に用いるＧ
ａＡｓＦＥＴにおいては動作層の厚みが薄い（例えば第
１図の場合には１０００λ）ため、合金層の深さは動作
層の厚みに対して無視できなくなる。発明者はこの合金
層の深さく厚み）をどの程度に設定すればよいか第２図
のモデルを用いて計算した。図において、２０は半導体
層、 ２１はオーム性金属（例えばＡｕ、Ｇｅ＋Ｎｉ
） 、２２は合金層（Ｎ層）である。寄生抵抗ＲｓＦｉ
、合金層２２に横方向から垂直に入る部分の抵抗Ｒ１と
合金層２２の下方から廻り込む部分の抵抗Ｒ１とよシな
りそれらは各々次式でめられる。
ユ＝±＋± （２）
Ｒ６Ｒｔ Ｒ２
Ｒｔ ＝ρＣ・ニー
ｔｏｗ （３１
ここでＷは電極幅、ｎ、μは半導体層のキャリア密度、
電子移動度である。なお、式（４）は通常の伝送線路モ
デルを用いてめている。計算結果の１例を第３図に示す
。第８図はａ＝５００Ａ％１００ＯＡ。
電子移動度である。なお、式（４）は通常の伝送線路モ
デルを用いてめている。計算結果の１例を第３図に示す
。第８図はａ＝５００Ａ％１００ＯＡ。
２０００ Ｋの各場合についで、ｔｌと島との関係を示
したもの（ρｃ＝ｌＯΩｔ４）であシ図中斜線の領域は
ａ−ｔｌ２２５０λの領域、すなわち合金層２２の下方
に残っている半導体層２０の厚みｔｌが２５０λ以上の
領域を示している。図より勤を十分小さくするためには
、ｔ：を２５０′ｉ 以上にすべきであることが解シ、
これが本発明の背景となっている。なお、本発明（第８
図でも）においてはａは２０００λまでしか考えていな
いが、ａ）２０００Ｘになると、ｔｔ＜２５ｏλの場合
でもＲ８は十分小さくなシ本発明を適用しなくても寄生
抵抗の低減が成されるためである。また第８図はρＣが
１００ｄの場合であるが、それよ６ｉ桁大きい１０Ωｄ
の場合にもｔ２〉２５０λ とすべきであることが同様
の計算によシ得られている。更にｎが異なる場合でも結
果に大きな差はなかった。
したもの（ρｃ＝ｌＯΩｔ４）であシ図中斜線の領域は
ａ−ｔｌ２２５０λの領域、すなわち合金層２２の下方
に残っている半導体層２０の厚みｔｌが２５０λ以上の
領域を示している。図より勤を十分小さくするためには
、ｔ：を２５０′ｉ 以上にすべきであることが解シ、
これが本発明の背景となっている。なお、本発明（第８
図でも）においてはａは２０００λまでしか考えていな
いが、ａ）２０００Ｘになると、ｔｔ＜２５ｏλの場合
でもＲ８は十分小さくなシ本発明を適用しなくても寄生
抵抗の低減が成されるためである。また第８図はρＣが
１００ｄの場合であるが、それよ６ｉ桁大きい１０Ωｄ
の場合にもｔ２〉２５０λ とすべきであることが同様
の計算によシ得られている。更にｎが異なる場合でも結
果に大きな差はなかった。
次に本発明による半導体装置の実施例をＧａＡｓ ＦＥ
Ｔの場合を例にとって説明する。第４図は本発明の詳細
な説明するための図であシ、１１乃至１５は第１図に示
す構成部分と同じである。同一番号を付して説明を省略
する。４１に合金層を概念的に示している。このＧａＡ
ｓＦＥＴにおいては動作層厚みａが１ｏｏｏｆであるた
めに、合金層４１の厚み１．は７５０Ｘ以下に設定しで
ある。合金層４１の厚みの設定は、蒸着するＡＬＩＧｅ
の膜厚とアロイ方法（アロイ時間）に主として依存する
ものであり１．を５００人にするためにばＡｕＧｅを１
２ｏｏｆｆｉ、アロイ時間：１分間（アロイ温度４２０
℃）が適当であり、更に薄く、例、ｔハａｏｏＸ ｌｃ
ｆル１ｃｉｄＡｕＧｅＪｉＥミ１ｄ６００Ｘ、アロイ法
として短時間アニーＡ／（７ラツシーアニール）等を適
用するのが効果的である。
Ｔの場合を例にとって説明する。第４図は本発明の詳細
な説明するための図であシ、１１乃至１５は第１図に示
す構成部分と同じである。同一番号を付して説明を省略
する。４１に合金層を概念的に示している。このＧａＡ
ｓＦＥＴにおいては動作層厚みａが１ｏｏｏｆであるた
めに、合金層４１の厚み１．は７５０Ｘ以下に設定しで
ある。合金層４１の厚みの設定は、蒸着するＡＬＩＧｅ
の膜厚とアロイ方法（アロイ時間）に主として依存する
ものであり１．を５００人にするためにばＡｕＧｅを１
２ｏｏｆｆｉ、アロイ時間：１分間（アロイ温度４２０
℃）が適当であり、更に薄く、例、ｔハａｏｏＸ ｌｃ
ｆル１ｃｉｄＡｕＧｅＪｉＥミ１ｄ６００Ｘ、アロイ法
として短時間アニーＡ／（７ラツシーアニール）等を適
用するのが効果的である。
以上のように合金層の厚みを規制して合金層と高抵抗基
板との間に２５０Ｘ 以上の半導体層を残存させること
により従来の如く合金層を半導体層を貫通するごとく設
定した場合に比べ飴は約％に低減され、ｇ７も約３０％
改善することができる効果を有するものである。
板との間に２５０Ｘ 以上の半導体層を残存させること
により従来の如く合金層を半導体層を貫通するごとく設
定した場合に比べ飴は約％に低減され、ｇ７も約３０％
改善することができる効果を有するものである。
第１図は従来の半導体装置を略示的に示す断面図、第２
図は本発明による半導体装置の原理の説明、第３図は半
導体層の厚みと寄生抵抗との関係を示す図、第４図は本
発明の実施例を略示的に示す断面図である。 １１・・・半絶縁性ＧａＡｓ基板、１２・・・ｎ型Ｇａ
Ａｓ半導体層、１３・・ゲート電極、１４・・・ソース
電極、１５・・ドレイン電極、２１・・・オーム性電極
、２２・・合金層（Ｎ＋層）、４１・・・合金層。 特許出願人 日本電気株式会社 第３図 １＋ （入）
図は本発明による半導体装置の原理の説明、第３図は半
導体層の厚みと寄生抵抗との関係を示す図、第４図は本
発明の実施例を略示的に示す断面図である。 １１・・・半絶縁性ＧａＡｓ基板、１２・・・ｎ型Ｇａ
Ａｓ半導体層、１３・・ゲート電極、１４・・・ソース
電極、１５・・ドレイン電極、２１・・・オーム性電極
、２２・・合金層（Ｎ＋層）、４１・・・合金層。 特許出願人 日本電気株式会社 第３図 １＋ （入）
Claims (1)
- （１）高抵抗基板上の半導体動作層に、少なくともオー
ム性接触をなす電極、とぐに電極金属と半導体層との加
熱合金化によシ形成された合金層を有するオーム性電極
を設けてなる半導体装置において、前記半導体動作層の
厚みを２ｏｏｏＸ以下に設定し、前記合金層と前記高抵
抗基板との間に２５０Ｘ以上の半導体層を残存せしめた
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59103859A JPH0812867B2 (ja) | 1984-05-23 | 1984-05-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59103859A JPH0812867B2 (ja) | 1984-05-23 | 1984-05-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60247976A true JPS60247976A (ja) | 1985-12-07 |
| JPH0812867B2 JPH0812867B2 (ja) | 1996-02-07 |
Family
ID=14365171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59103859A Expired - Lifetime JPH0812867B2 (ja) | 1984-05-23 | 1984-05-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812867B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5559781A (en) * | 1978-10-30 | 1980-05-06 | Fujitsu Ltd | Method of fabricating semiconductor device |
| JPS5624979A (en) * | 1979-08-08 | 1981-03-10 | Nec Corp | Field effect transistor |
| JPS5898980A (ja) * | 1981-12-09 | 1983-06-13 | Hitachi Ltd | 半導体装置及びその製法 |
| JPS58134478A (ja) * | 1982-02-04 | 1983-08-10 | Sanyo Electric Co Ltd | 化合物半導体ｆｅｔの製造方法 |
| JPS5979576A (ja) * | 1982-10-29 | 1984-05-08 | Fujitsu Ltd | 電界効果型半導体装置 |
-
1984
- 1984-05-23 JP JP59103859A patent/JPH0812867B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5559781A (en) * | 1978-10-30 | 1980-05-06 | Fujitsu Ltd | Method of fabricating semiconductor device |
| JPS5624979A (en) * | 1979-08-08 | 1981-03-10 | Nec Corp | Field effect transistor |
| JPS5898980A (ja) * | 1981-12-09 | 1983-06-13 | Hitachi Ltd | 半導体装置及びその製法 |
| JPS58134478A (ja) * | 1982-02-04 | 1983-08-10 | Sanyo Electric Co Ltd | 化合物半導体ｆｅｔの製造方法 |
| JPS5979576A (ja) * | 1982-10-29 | 1984-05-08 | Fujitsu Ltd | 電界効果型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0812867B2 (ja) | 1996-02-07 |
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