JPH1125005A - メモリ制御方法 - Google Patents
メモリ制御方法Info
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- JPH1125005A JPH1125005A JP9195207A JP19520797A JPH1125005A JP H1125005 A JPH1125005 A JP H1125005A JP 9195207 A JP9195207 A JP 9195207A JP 19520797 A JP19520797 A JP 19520797A JP H1125005 A JPH1125005 A JP H1125005A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Numerical Control (AREA)
Abstract
(57)【要約】
【課題】 メモリ制御方法において、システムを停止さ
せることなく不揮発性メモリの誤り検出および訂正を行
う。 【解決手段】 制御装置が備える不揮発性メモリを制御
するメモリ制御において、メモリ制御は誤り検査・訂正
機能を備え、この検査・訂正機能によって検出したデー
タの誤りを訂正し、訂正データを制御装置に転送すると
ともに、不揮発性メモリに訂正データの書き込みを行
う。
せることなく不揮発性メモリの誤り検出および訂正を行
う。 【解決手段】 制御装置が備える不揮発性メモリを制御
するメモリ制御において、メモリ制御は誤り検査・訂正
機能を備え、この検査・訂正機能によって検出したデー
タの誤りを訂正し、訂正データを制御装置に転送すると
ともに、不揮発性メモリに訂正データの書き込みを行
う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＮＣ又はロボッ
トコントローラ等の制御装置が備える不揮発性メモリを
制御するメモリ制御に関する。
トコントローラ等の制御装置が備える不揮発性メモリを
制御するメモリ制御に関する。
【０００２】
【従来の技術】ＣＮＣ制御装置やロボットコントローラ
等の数値制御装置では、通常、ＲＯＭ等から電源投入毎
にローディングされるコントロールプログラムや演算値
等の電源断時に失われても支障がないデータはＤＲＡＭ
等の揮発性メモリに記憶し、ユーザプログラムやパラメ
ータ等の電源断後も保持しておく必要のあるデータはＳ
ＲＡＭ等の不揮発性メモリに記憶している。ＳＲＡＭは
バッテリーによって電源がバックアップされ、装置の電
源が切断された状態においてもデータを記憶し、装置を
再起動した際に該記憶データを読み出している。
等の数値制御装置では、通常、ＲＯＭ等から電源投入毎
にローディングされるコントロールプログラムや演算値
等の電源断時に失われても支障がないデータはＤＲＡＭ
等の揮発性メモリに記憶し、ユーザプログラムやパラメ
ータ等の電源断後も保持しておく必要のあるデータはＳ
ＲＡＭ等の不揮発性メモリに記憶している。ＳＲＡＭは
バッテリーによって電源がバックアップされ、装置の電
源が切断された状態においてもデータを記憶し、装置を
再起動した際に該記憶データを読み出している。
【０００３】ＳＲＡＭ等の不揮発性メモリは記憶データ
に、デバイス自体に故障が無い場合であっても静電気や
放射線等によってソフトエラーと呼ばれる確率的な誤り
が発生する。そのため、制御装置はパリティチェックを
行うことによって、万一データの内容に誤りが発生した
場合には、データに誤りがあることを検出し、システム
を停止させている。
に、デバイス自体に故障が無い場合であっても静電気や
放射線等によってソフトエラーと呼ばれる確率的な誤り
が発生する。そのため、制御装置はパリティチェックを
行うことによって、万一データの内容に誤りが発生した
場合には、データに誤りがあることを検出し、システム
を停止させている。
【０００４】
【発明が解決しようとする課題】従来の制御装置では、
不揮発性メモリの誤り検出時において、システムを停止
させてしまうため、場合によってはワークや駆動装置に
破損が生じる可能性がある。
不揮発性メモリの誤り検出時において、システムを停止
させてしまうため、場合によってはワークや駆動装置に
破損が生じる可能性がある。
【０００５】また、ＤＲＡＭ等の揮発性メモリの場合に
は、電源投入毎にデータを再ローディングするのに対し
て、ＳＲＡＭ等の不揮発性メモリは電源投入毎のデータ
の再ローディングは行わない。そのため、不揮発性メモ
リの内容に誤りが発生した場合には、復旧作業を行わな
い限りシステムを再起動させることができないという問
題がある。不揮発性メモリの内容に誤りが発生した場合
には、システムを停止させて復旧作業を行う必要があ
る。この復旧作業には多大な時間を要するため、制御装
置の迅速な操作が困難となっている。
は、電源投入毎にデータを再ローディングするのに対し
て、ＳＲＡＭ等の不揮発性メモリは電源投入毎のデータ
の再ローディングは行わない。そのため、不揮発性メモ
リの内容に誤りが発生した場合には、復旧作業を行わな
い限りシステムを再起動させることができないという問
題がある。不揮発性メモリの内容に誤りが発生した場合
には、システムを停止させて復旧作業を行う必要があ
る。この復旧作業には多大な時間を要するため、制御装
置の迅速な操作が困難となっている。
【０００６】これに対し、メモリ制御において誤り検査
・訂正機能が知られている。しかしながら、このデータ
訂正は、読み出したデータに誤りがある場合に制御装置
に送るデータの訂正を行うものであって、不揮発性メモ
リのデータは訂正されないまま保持される。したがっ
て、誤りのあるデータは読み出し毎に訂正されるが、不
揮発性メモリのデータは未訂正のままとなる。したがっ
て、不揮発性メモリのデータ誤りが蓄積されて訂正能力
を越えると訂正が不可能となり、システムを停止させて
復旧作業を行う必要が生じることになる。
・訂正機能が知られている。しかしながら、このデータ
訂正は、読み出したデータに誤りがある場合に制御装置
に送るデータの訂正を行うものであって、不揮発性メモ
リのデータは訂正されないまま保持される。したがっ
て、誤りのあるデータは読み出し毎に訂正されるが、不
揮発性メモリのデータは未訂正のままとなる。したがっ
て、不揮発性メモリのデータ誤りが蓄積されて訂正能力
を越えると訂正が不可能となり、システムを停止させて
復旧作業を行う必要が生じることになる。
【０００７】そこで、本発明は前記した従来の制御装置
のメモリ制御方法の問題点を解決し、システムを停止さ
せることなく不揮発性メモリの誤り検出および訂正を行
うことができるメモリ制御方法を提供することを目的と
する。
のメモリ制御方法の問題点を解決し、システムを停止さ
せることなく不揮発性メモリの誤り検出および訂正を行
うことができるメモリ制御方法を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明のメモリ制御方法
は、制御装置内の不揮発性メモリを制御するメモリ制御
部が備える誤り検査・訂正機能を用い、システムを停止
させることなく不揮発性メモリの誤りを訂正し、制御動
作の続行を可能とするものである。
は、制御装置内の不揮発性メモリを制御するメモリ制御
部が備える誤り検査・訂正機能を用い、システムを停止
させることなく不揮発性メモリの誤りを訂正し、制御動
作の続行を可能とするものである。
【０００９】本発明のメモリ制御方法は、制御装置が備
える不揮発性メモリを制御するメモリ制御において、メ
モリ制御は誤り検査・訂正機能を備え、ＣＰＵが不揮発
性メモリをリードアクセスする時に、この検査・訂正機
能によって検出したデータの誤りを訂正し、訂正データ
をＣＰＵに転送し（請求項１に対応）、また、不揮発性
メモリに訂正データの書き込みを行う。
える不揮発性メモリを制御するメモリ制御において、メ
モリ制御は誤り検査・訂正機能を備え、ＣＰＵが不揮発
性メモリをリードアクセスする時に、この検査・訂正機
能によって検出したデータの誤りを訂正し、訂正データ
をＣＰＵに転送し（請求項１に対応）、また、不揮発性
メモリに訂正データの書き込みを行う。
【００１０】図１は本発明のメモリ制御方法を説明する
ためのブロック線図である。なお、図１では、ＣＮＣ装
置等のサーボ装置５を備えた制御装置を例として説明す
る。図１において、ＣＰＵ２は制御装置１を介してサー
ボ装置５，入力装置８，表示装置９等の被制御装置や周
辺機器を制御し、また、この制御を行うためのデータや
プログラムをＤＲＡＭ３，ＦＲＯＭ４，およびＳＲＡＭ
等の各種記憶装置手段に格納している。ここで、ＳＲＡ
Ｍはバッテリー７でバックアップされる不揮発性メモリ
であり、複数のＳＲＡＭによってＳＲＡＭモジュール６
を構成する。ＳＲＡＭ中には、プログラムやパラメータ
等のデータおよび誤り検査・訂正のためのデータが格納
されている。ＳＲＡＭモジュール６は、制御装置１内の
ＳＲＡＭ制御部１０で行う。
ためのブロック線図である。なお、図１では、ＣＮＣ装
置等のサーボ装置５を備えた制御装置を例として説明す
る。図１において、ＣＰＵ２は制御装置１を介してサー
ボ装置５，入力装置８，表示装置９等の被制御装置や周
辺機器を制御し、また、この制御を行うためのデータや
プログラムをＤＲＡＭ３，ＦＲＯＭ４，およびＳＲＡＭ
等の各種記憶装置手段に格納している。ここで、ＳＲＡ
Ｍはバッテリー７でバックアップされる不揮発性メモリ
であり、複数のＳＲＡＭによってＳＲＡＭモジュール６
を構成する。ＳＲＡＭ中には、プログラムやパラメータ
等のデータおよび誤り検査・訂正のためのデータが格納
されている。ＳＲＡＭモジュール６は、制御装置１内の
ＳＲＡＭ制御部１０で行う。
【００１１】このメモリ制御方法によれば、ＳＲＡＭ制
御部１０は不揮発性メモリ（ＳＲＡＭモジュール６）に
記憶されているデータを読み出し、誤り検査・訂正機能
によって読み出したデータについて誤り検出を行う。読
み出したデータに誤りがある場合には、誤りデータを訂
正して訂正データを形成する。制御装置のＣＰＵ２は、
この訂正データをＳＲＡＭ制御部１０から受け取ること
によって正常な動作を行う。また、ＳＲＡＭ制御部１０
は、ＣＰＵ２への訂正データの転送と同時に、訂正デー
タの不揮発性メモリ（ＳＲＡＭモジュール６）への書き
込みを行う。この訂正データの書き込みによって、不揮
発性メモリ（ＳＲＡＭモジュール６）中のデータ訂正を
行うことができる（請求項２に対応）。
御部１０は不揮発性メモリ（ＳＲＡＭモジュール６）に
記憶されているデータを読み出し、誤り検査・訂正機能
によって読み出したデータについて誤り検出を行う。読
み出したデータに誤りがある場合には、誤りデータを訂
正して訂正データを形成する。制御装置のＣＰＵ２は、
この訂正データをＳＲＡＭ制御部１０から受け取ること
によって正常な動作を行う。また、ＳＲＡＭ制御部１０
は、ＣＰＵ２への訂正データの転送と同時に、訂正デー
タの不揮発性メモリ（ＳＲＡＭモジュール６）への書き
込みを行う。この訂正データの書き込みによって、不揮
発性メモリ（ＳＲＡＭモジュール６）中のデータ訂正を
行うことができる（請求項２に対応）。
【００１２】なお、不揮発性メモリへの書き込みは選択
的に行うことができ、誤り検査・訂正機能によって訂正
したデータを制御装置のみに転送することもできる。こ
の場合には、誤り検査・訂正機能が有効に機能する限
り、制御装置は正常に動作することができる。
的に行うことができ、誤り検査・訂正機能によって訂正
したデータを制御装置のみに転送することもできる。こ
の場合には、誤り検査・訂正機能が有効に機能する限
り、制御装置は正常に動作することができる。
【００１３】図２はＳＲＡＭモジュールの概略を説明す
るためのブロック図である。図２において、ＳＲＡＭモ
ジュール６は複数のＳＲＡＭ１（６１），ＳＲＡＭ２
（６２），〜ＳＲＡＭｎ（６ｎ）を備える。ＳＲＡＭモ
ジュール６の内、ＳＲＡＭ１（６１），ＳＲＡＭ２（６
２）はプログラムやパラメータのデータを格納し、ＳＲ
ＡＭｎ（６ｎ）は誤り検査・訂正用チェックデータを格
納する。なお、ＳＲＡＭに格納するデータ内容は任意に
設定することができる。各ＳＲＡＭの読み出しおよび書
き込み制御は、ＳＲＡＭ制御部１０からのアドレスおよ
びＲＡＭコントロール信号によって行う。
るためのブロック図である。図２において、ＳＲＡＭモ
ジュール６は複数のＳＲＡＭ１（６１），ＳＲＡＭ２
（６２），〜ＳＲＡＭｎ（６ｎ）を備える。ＳＲＡＭモ
ジュール６の内、ＳＲＡＭ１（６１），ＳＲＡＭ２（６
２）はプログラムやパラメータのデータを格納し、ＳＲ
ＡＭｎ（６ｎ）は誤り検査・訂正用チェックデータを格
納する。なお、ＳＲＡＭに格納するデータ内容は任意に
設定することができる。各ＳＲＡＭの読み出しおよび書
き込み制御は、ＳＲＡＭ制御部１０からのアドレスおよ
びＲＡＭコントロール信号によって行う。
【００１４】ＳＲＡＭ制御部１０が備える誤り検査・訂
正機能は、ＳＲＡＭ１（６１），ＳＲＡＭ２（６２）か
らデータを読み出すと共に、ＳＲＡＭｎ（６ｎ）から検
査・訂正用チェックデータを読み出し、この検査・訂正
用チェックデータを用いて誤り検査・訂正を行う。
正機能は、ＳＲＡＭ１（６１），ＳＲＡＭ２（６２）か
らデータを読み出すと共に、ＳＲＡＭｎ（６ｎ）から検
査・訂正用チェックデータを読み出し、この検査・訂正
用チェックデータを用いて誤り検査・訂正を行う。
【００１５】誤り検査・訂正機能として、ＥＣＣ機能
（Error Checking and Correction)およびパリティチェ
ック機能を備え、何れか一方を選択して、誤り検査のみ
あるいは誤り検査と訂正の両方を行うことができる（請
求項３に対応）。
（Error Checking and Correction)およびパリティチェ
ック機能を備え、何れか一方を選択して、誤り検査のみ
あるいは誤り検査と訂正の両方を行うことができる（請
求項３に対応）。
【００１６】また、この誤り検査・訂正用チェックデー
タは、ＳＲＡＭモジュール６内のＳＲＡＭｎ（６ｎ）に
格納しておき、誤り検査・訂正時に読み出しを行う（請
求項４に対応）。
タは、ＳＲＡＭモジュール６内のＳＲＡＭｎ（６ｎ）に
格納しておき、誤り検査・訂正時に読み出しを行う（請
求項４に対応）。
【００１７】誤り検査・訂正機能によって訂正を行った
場合に、訂正回数や訂正データのアドレスあるいは訂正
データの内容等の訂正状況データをカウンタ等に記憶す
ることができ、これによって、不揮発性メモリの誤りの
発生頻度や発生個所や誤りの種類等の誤りの特性を検出
することができる。また、この訂正状況データの内訂正
回数のカウンタへの記憶は、訂正データを制御装置に転
送する際に行うことができる（請求項５，６に対応）。
場合に、訂正回数や訂正データのアドレスあるいは訂正
データの内容等の訂正状況データをカウンタ等に記憶す
ることができ、これによって、不揮発性メモリの誤りの
発生頻度や発生個所や誤りの種類等の誤りの特性を検出
することができる。また、この訂正状況データの内訂正
回数のカウンタへの記憶は、訂正データを制御装置に転
送する際に行うことができる（請求項５，６に対応）。
【００１８】また、不揮発性メモリのデータと誤り検査
・訂正用チェックデータを独立して書き込み可能とし、
誤り検査・訂正機能は該データおよび誤り検査・訂正用
データを読み出すことによって誤り検査・訂正機能の機
能検査を行うことができる。例えば、誤りを含ませたデ
ータを故意に形成し、この誤りを含むデータを不揮発性
メモリに書き込み、このデータについて誤り検査・訂正
機能を働かすことによって、誤り検査・訂正機能のチェ
ックを行うことができる（請求項７に対応）。
・訂正用チェックデータを独立して書き込み可能とし、
誤り検査・訂正機能は該データおよび誤り検査・訂正用
データを読み出すことによって誤り検査・訂正機能の機
能検査を行うことができる。例えば、誤りを含ませたデ
ータを故意に形成し、この誤りを含むデータを不揮発性
メモリに書き込み、このデータについて誤り検査・訂正
機能を働かすことによって、誤り検査・訂正機能のチェ
ックを行うことができる（請求項７に対応）。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図を
参照しながら詳細に説明する。本発明の実施の形態の構
成例について、図３，４の本発明のメモリ制御を行う制
御装置の概略ブロック線図を用いて説明する。なお、図
３に示すブロック線図はＥＣＣ機能とパリティチェック
機能の誤り検査・訂正機能の選択をＣＰＵからの制御に
よって行う構成例であり、図４に示すブロック線図は上
記選択を不揮発性メモリに書き込んでおいたＩＤデータ
によって識別する構成例である。両図とも、前記図２に
示すＳＲＡＭ制御部とＳＲＡＭモジュールのみを示して
いる。
参照しながら詳細に説明する。本発明の実施の形態の構
成例について、図３，４の本発明のメモリ制御を行う制
御装置の概略ブロック線図を用いて説明する。なお、図
３に示すブロック線図はＥＣＣ機能とパリティチェック
機能の誤り検査・訂正機能の選択をＣＰＵからの制御に
よって行う構成例であり、図４に示すブロック線図は上
記選択を不揮発性メモリに書き込んでおいたＩＤデータ
によって識別する構成例である。両図とも、前記図２に
示すＳＲＡＭ制御部とＳＲＡＭモジュールのみを示して
いる。
【００２０】図３に示す構成において、ＳＲＡＭ制御部
１０は、データの入出力を行うデータ入力部７１とデー
タ出力部７２と、ＳＲＡＭモジュール６に対する書き込
みを行うデータ書き込み部３１とチェックコード書き込
み部３２とパリティデータ書き込み部３３と、ＳＲＡＭ
モジュール６に対する読み出しを行うデータ読み出し部
４１とチェックコード読み出し部４２とパリティデータ
読み出し部４３と、誤り検査・訂正機能を行うためのチ
ェックコード形成部１１と誤り検査部１２と誤り訂正部
１３とパリティデータ形成部２１とパリティ検査部２２
と、誤り検査・訂正機能による訂正状況を記憶するカウ
ンタ１４と、ＥＣＣ機能とパリティチェック機能を選択
するための選択制御部５１と、ＳＲＡＭモジュール６の
書き込みおよび読み出しを行うためのアドレス制御部７
３とＲＡＭコントロール制御部７４の各機能部分を備え
る。
１０は、データの入出力を行うデータ入力部７１とデー
タ出力部７２と、ＳＲＡＭモジュール６に対する書き込
みを行うデータ書き込み部３１とチェックコード書き込
み部３２とパリティデータ書き込み部３３と、ＳＲＡＭ
モジュール６に対する読み出しを行うデータ読み出し部
４１とチェックコード読み出し部４２とパリティデータ
読み出し部４３と、誤り検査・訂正機能を行うためのチ
ェックコード形成部１１と誤り検査部１２と誤り訂正部
１３とパリティデータ形成部２１とパリティ検査部２２
と、誤り検査・訂正機能による訂正状況を記憶するカウ
ンタ１４と、ＥＣＣ機能とパリティチェック機能を選択
するための選択制御部５１と、ＳＲＡＭモジュール６の
書き込みおよび読み出しを行うためのアドレス制御部７
３とＲＡＭコントロール制御部７４の各機能部分を備え
る。
【００２１】また、不揮発性メモリとしてＳＲＡＭモジ
ュール６を用いた場合、ＳＲＡＭモジュール６はデータ
用のＳＲＡＭ６１，６２とチェックコードおよびパリテ
ィデータ用のＳＲＡＭ６３を備える。なお、図３の構成
では３個のＳＲＡＭを示しているが、設置するＳＲＡＭ
の個数は任意とすることができ、また、いずれのＳＲＡ
Ｍをチェックコード用およびパリティデータ用とするか
の設定も任意に行うことができる。
ュール６を用いた場合、ＳＲＡＭモジュール６はデータ
用のＳＲＡＭ６１，６２とチェックコードおよびパリテ
ィデータ用のＳＲＡＭ６３を備える。なお、図３の構成
では３個のＳＲＡＭを示しているが、設置するＳＲＡＭ
の個数は任意とすることができ、また、いずれのＳＲＡ
Ｍをチェックコード用およびパリティデータ用とするか
の設定も任意に行うことができる。
【００２２】図３の構成では、ＥＣＣ機能は、チェック
コード形成部１１と誤り検査部１２と誤り訂正部１３、
およびチェックコード書き込み部３２とチェックコード
読み出し部４２によって構成される。チェックコード
は、データの書き込み時にチェックコード形成部１１で
形成し、チェックコード書き込み部３２によってＳＲＡ
Ｍ６３に書き込み、データの読み出し時にチェックコー
ド読み出し部４２で読み出し、誤り検査部１２および誤
り訂正部１３において誤り検査・訂正を行う。
コード形成部１１と誤り検査部１２と誤り訂正部１３、
およびチェックコード書き込み部３２とチェックコード
読み出し部４２によって構成される。チェックコード
は、データの書き込み時にチェックコード形成部１１で
形成し、チェックコード書き込み部３２によってＳＲＡ
Ｍ６３に書き込み、データの読み出し時にチェックコー
ド読み出し部４２で読み出し、誤り検査部１２および誤
り訂正部１３において誤り検査・訂正を行う。
【００２３】また、パリティチェック機能は、パリティ
データ形成部２１とパリティ検査部２２、およびパリテ
ィデータ書き込み部３３とパリティデータ読み出し部４
３によって構成される。パリティデータは、データの書
き込み時にパリティデータ形成部２１で形成し、パリテ
ィデータ書き込み部３３によってＳＲＡＭ６３に書き込
み、データの読み出し時にパリティデータ読み出し部４
３で読み出し、パリティ検査部２２においてパリティチ
ェックを行う。
データ形成部２１とパリティ検査部２２、およびパリテ
ィデータ書き込み部３３とパリティデータ読み出し部４
３によって構成される。パリティデータは、データの書
き込み時にパリティデータ形成部２１で形成し、パリテ
ィデータ書き込み部３３によってＳＲＡＭ６３に書き込
み、データの読み出し時にパリティデータ読み出し部４
３で読み出し、パリティ検査部２２においてパリティチ
ェックを行う。
【００２４】ＥＣＣ機能の場合には、誤り訂正部１３で
訂正された訂正データをデータ出力部７２を介してＣＰ
Ｕ２に転送すると同時に、カウンタ１４に訂正状況を記
憶することができる。また、訂正データをデータ書き込
み部３１を介してＳＲＡＭに書き込み、誤ったデータの
訂正を行う。
訂正された訂正データをデータ出力部７２を介してＣＰ
Ｕ２に転送すると同時に、カウンタ１４に訂正状況を記
憶することができる。また、訂正データをデータ書き込
み部３１を介してＳＲＡＭに書き込み、誤ったデータの
訂正を行う。
【００２５】図４に示す構成は、ＥＣＣ機能とパリティ
チェック機能の選択を、不揮発性メモリに書き込んでお
いたＩＤデータによって識別する構成であり、この選択
のための構成以外は前記図３と同様の構成である。そこ
で、以下ではＩＤデータによる識別構成についてのみ説
明し、その他の共通する構成については説明を省略す
る。
チェック機能の選択を、不揮発性メモリに書き込んでお
いたＩＤデータによって識別する構成であり、この選択
のための構成以外は前記図３と同様の構成である。そこ
で、以下ではＩＤデータによる識別構成についてのみ説
明し、その他の共通する構成については説明を省略す
る。
【００２６】図４において、ＳＲＡＭモジュール６は、
データ用のＳＲＡＭ６１，６２およびチェックコード，
パリティデータ用のＳＲＡＭ６３の他に、ＩＤ用のバッ
ファメモリ６４を備える。バッファメモリ６４には、Ｓ
ＲＡＭモジュール６がＥＣＣ機能とパリティチェック機
能のいずれの機能を選択しているかを識別するデータが
格納される。このバッファメモリ６４の内容は、ＳＲＡ
Ｍ制御部１０中のバッファ読み出し部４４によって読み
出され、選択制御部５１に送られる。選択制御部５１
は、バッファメモリ６４の内容に応じてＥＣＣ機能とパ
リティチェック機能のいずれの機能を選択しているかを
識別し、ＳＲＡＭ制御部１０中で選択した誤り検査・訂
正機能を動作させる。
データ用のＳＲＡＭ６１，６２およびチェックコード，
パリティデータ用のＳＲＡＭ６３の他に、ＩＤ用のバッ
ファメモリ６４を備える。バッファメモリ６４には、Ｓ
ＲＡＭモジュール６がＥＣＣ機能とパリティチェック機
能のいずれの機能を選択しているかを識別するデータが
格納される。このバッファメモリ６４の内容は、ＳＲＡ
Ｍ制御部１０中のバッファ読み出し部４４によって読み
出され、選択制御部５１に送られる。選択制御部５１
は、バッファメモリ６４の内容に応じてＥＣＣ機能とパ
リティチェック機能のいずれの機能を選択しているかを
識別し、ＳＲＡＭ制御部１０中で選択した誤り検査・訂
正機能を動作させる。
【００２７】なお、バッファメモリ６４の内容は、ＳＲ
ＡＭ制御部１０からの制御信号（図示していない）によ
って書き換えることができ、ＥＣＣ機能とパリティチェ
ック機能を切り換えて行うことができる。
ＡＭ制御部１０からの制御信号（図示していない）によ
って書き換えることができ、ＥＣＣ機能とパリティチェ
ック機能を切り換えて行うことができる。
【００２８】次に、本発明のメモリ制御方法の各動作に
ついて、図５〜図１０を用いて説明する。なお、図５は
データの書き込み動作を説明するための図であり、図
６，７，８はデータの読み出し動作を説明するための図
であり、図９はＳＲＡＭモジュール内の全ＳＲＡＭの記
憶データをチェックする動作を説明するための図であ
り、図１０は誤り検査・訂正機能自体の検査を行う動作
を説明するための図である。なお、以下の各説明では、
前記図３の構成について、ＥＣＣ機能を行う場合につい
て説明する。また、各図中において対応する信号を破線
で示している。
ついて、図５〜図１０を用いて説明する。なお、図５は
データの書き込み動作を説明するための図であり、図
６，７，８はデータの読み出し動作を説明するための図
であり、図９はＳＲＡＭモジュール内の全ＳＲＡＭの記
憶データをチェックする動作を説明するための図であ
り、図１０は誤り検査・訂正機能自体の検査を行う動作
を説明するための図である。なお、以下の各説明では、
前記図３の構成について、ＥＣＣ機能を行う場合につい
て説明する。また、各図中において対応する信号を破線
で示している。
【００２９】はじめに、図５を用いてデータの書き込み
動作を説明する。図５において、データの書き込み時に
は、データ入力部７１から導入されたデータは、データ
書き込み部３１によりＳＲＡＭ６１，６２に書き込まれ
ると同時に、チェックコード形成部１１において入力デ
ータに対応したチェックコードが形成され、チェックコ
ード書き込み部３２によりＳＲＡＭ６１に書き込まれ
る。ＳＲＡＭに対するデータの書き込みおよびチェック
コードの書き込みは、ＲＡＭコントローラ制御部７４に
よって行われ、アドレス制御部７３で選択されたＳＲＡ
Ｍに行われる。なお、データとチェックコードの識別
は、データ書き込み部３１およびチェックコード書き込
み部３２から出力される信号Ａ， Ｂをアドレス制御部
７３に送ることによって行うことができる。
動作を説明する。図５において、データの書き込み時に
は、データ入力部７１から導入されたデータは、データ
書き込み部３１によりＳＲＡＭ６１，６２に書き込まれ
ると同時に、チェックコード形成部１１において入力デ
ータに対応したチェックコードが形成され、チェックコ
ード書き込み部３２によりＳＲＡＭ６１に書き込まれ
る。ＳＲＡＭに対するデータの書き込みおよびチェック
コードの書き込みは、ＲＡＭコントローラ制御部７４に
よって行われ、アドレス制御部７３で選択されたＳＲＡ
Ｍに行われる。なお、データとチェックコードの識別
は、データ書き込み部３１およびチェックコード書き込
み部３２から出力される信号Ａ， Ｂをアドレス制御部
７３に送ることによって行うことができる。
【００３０】これによって、データ入力部７１が取り込
んだデータはＳＲＡＭモジュール６内のデータ用ＳＲＡ
Ｍ６１，６２に格納され、また、対応するチェックコー
ドはＳＲＡＭモジュール６内のチェックコード用ＳＲＡ
Ｍ６３に格納される。
んだデータはＳＲＡＭモジュール６内のデータ用ＳＲＡ
Ｍ６１，６２に格納され、また、対応するチェックコー
ドはＳＲＡＭモジュール６内のチェックコード用ＳＲＡ
Ｍ６３に格納される。
【００３１】次に、図６，７，８を用いてデータの読み
出し動作を説明する。第１のデータの読み出し動作は誤
り検査・訂正機能によって訂正したデータをＣＰＵに転
送すると同時にＳＲＡＭ内のデータも訂正する動作であ
り、第２のデータの読み出し動作は誤り検査・訂正機能
によって訂正したデータのＣＰＵへの転送のみを行う動
作であり、第３のデータの読み出し動作は誤り検査・訂
正機能によって誤り検出の表示のみを行う動作である。
出し動作を説明する。第１のデータの読み出し動作は誤
り検査・訂正機能によって訂正したデータをＣＰＵに転
送すると同時にＳＲＡＭ内のデータも訂正する動作であ
り、第２のデータの読み出し動作は誤り検査・訂正機能
によって訂正したデータのＣＰＵへの転送のみを行う動
作であり、第３のデータの読み出し動作は誤り検査・訂
正機能によって誤り検出の表示のみを行う動作である。
【００３２】第１のデータの読み出し動作について図６
を用いて説明する。ＲＡＭコントローラ制御部７４はＣ
ＰＵ２から読み出し指令を受けると、アドレス制御部７
３から読み出すためのアドレスとともの制御信号をＳＲ
ＡＭモジュール６に送り、通常の読み出し動作を行う。
このとき、アドレス制御部７３はチェックコードを読み
出すためのアドレスも送信する。
を用いて説明する。ＲＡＭコントローラ制御部７４はＣ
ＰＵ２から読み出し指令を受けると、アドレス制御部７
３から読み出すためのアドレスとともの制御信号をＳＲ
ＡＭモジュール６に送り、通常の読み出し動作を行う。
このとき、アドレス制御部７３はチェックコードを読み
出すためのアドレスも送信する。
【００３３】データ読み出し部４１は、ＳＲＡＭモジュ
ール６のデータ用のＳＲＡＭ６１，６２から指定された
データを読み出し、誤り検査部１２に送る。また、チェ
ックコード読み出し部４２は、ＳＲＡＭモジュール６の
チェックコード用のＳＲＡＭ６３から読み出しデータに
対応するチェックコードを読み出し、誤り検査部１２に
送る。誤り検査部１２は、転送されたデータとチェック
コードを用いて、データの誤り検査を行う。誤りが無い
場合には、読み出したデータをデータ出力部７２からＣ
ＰＵ２側に転送する。また、誤りがある場合には、誤り
訂正部１３においてデータを訂正し、訂正データをデー
タ出力部７２からＣＰＵ２側に転送すると同時に、デー
タ書き込み部３１を介してデータ用ＳＲＡＭに訂正デー
タの書き込みを行う。この書き込みによって、ＳＲＡＭ
中の誤りのあるデータが訂正されたデータに書き換えら
れて訂正が行われる。
ール６のデータ用のＳＲＡＭ６１，６２から指定された
データを読み出し、誤り検査部１２に送る。また、チェ
ックコード読み出し部４２は、ＳＲＡＭモジュール６の
チェックコード用のＳＲＡＭ６３から読み出しデータに
対応するチェックコードを読み出し、誤り検査部１２に
送る。誤り検査部１２は、転送されたデータとチェック
コードを用いて、データの誤り検査を行う。誤りが無い
場合には、読み出したデータをデータ出力部７２からＣ
ＰＵ２側に転送する。また、誤りがある場合には、誤り
訂正部１３においてデータを訂正し、訂正データをデー
タ出力部７２からＣＰＵ２側に転送すると同時に、デー
タ書き込み部３１を介してデータ用ＳＲＡＭに訂正デー
タの書き込みを行う。この書き込みによって、ＳＲＡＭ
中の誤りのあるデータが訂正されたデータに書き換えら
れて訂正が行われる。
【００３４】したがって、この第１の動作によれば、誤
り検査・訂正機能によって訂正したデータをＣＰＵ２に
転送すると同時にＳＲＡＭ内のデータも訂正することが
できる。また、ＣＰＵ２に訂正データを転送すると同時
に、カウンタ部１４に訂正回数、訂正前後のデータ内容
等の訂正状況を表す訂正状況データを記憶する。カウン
タ部１４に記憶した訂正状況データは、図示しない読み
出し手段で読み出すことによって不揮発性メモリの誤り
の頻度や誤りが発生する個所や誤りの内容を把握するこ
とができる。
り検査・訂正機能によって訂正したデータをＣＰＵ２に
転送すると同時にＳＲＡＭ内のデータも訂正することが
できる。また、ＣＰＵ２に訂正データを転送すると同時
に、カウンタ部１４に訂正回数、訂正前後のデータ内容
等の訂正状況を表す訂正状況データを記憶する。カウン
タ部１４に記憶した訂正状況データは、図示しない読み
出し手段で読み出すことによって不揮発性メモリの誤り
の頻度や誤りが発生する個所や誤りの内容を把握するこ
とができる。
【００３５】第２のデータの読み出し動作について図７
を用いて説明する。第２のデータの読み出し動作は、前
記図６で説明した第１のデータの読み出し動作におい
て、訂正データをＣＰＵへ転送する動作のみを行う動作
であり、この動作ではＳＲＡＭのデータの訂正を行わな
い。ＳＲＡＭへの訂正データの書き込みを除いて前記第
１のデータの読み出し動作と同様であるため、ここでの
詳細な説明は省略する。
を用いて説明する。第２のデータの読み出し動作は、前
記図６で説明した第１のデータの読み出し動作におい
て、訂正データをＣＰＵへ転送する動作のみを行う動作
であり、この動作ではＳＲＡＭのデータの訂正を行わな
い。ＳＲＡＭへの訂正データの書き込みを除いて前記第
１のデータの読み出し動作と同様であるため、ここでの
詳細な説明は省略する。
【００３６】この場合には、誤り検査・訂正機能が有効
に機能する限り、誤りのあるデータは訂正されてＣＰＵ
側２に転送されるため、ＳＲＡＭのデータが未訂正の状
態であっても、制御装置は正常に動作することができ
る。
に機能する限り、誤りのあるデータは訂正されてＣＰＵ
側２に転送されるため、ＳＲＡＭのデータが未訂正の状
態であっても、制御装置は正常に動作することができ
る。
【００３７】第３のデータの読み出し動作について図８
を用いて説明する。第３のデータの読み出し動作は、前
記図６で説明した第１のデータの読み出し動作におい
て、データの誤り検査・のみを行う動作であり、この動
作ではデータの訂正を行わない。データの訂正および訂
正データの転送，書き込みを除いて前記第１乃至第２の
データの読み出し動作と同様であるため、ここでの詳細
な説明は省略する。
を用いて説明する。第３のデータの読み出し動作は、前
記図６で説明した第１のデータの読み出し動作におい
て、データの誤り検査・のみを行う動作であり、この動
作ではデータの訂正を行わない。データの訂正および訂
正データの転送，書き込みを除いて前記第１乃至第２の
データの読み出し動作と同様であるため、ここでの詳細
な説明は省略する。
【００３８】この場合には、誤り検査部１２は、転送さ
れたデータとチェックコードを用いて、データの誤り検
査を行う。誤りが無い場合には、読み出したデータをデ
ータ出力部７２からＣＰＵ２側に転送する。また、誤り
がある場合には、表示部７５に誤りが検出されたことを
表示し、システムを停止する。
れたデータとチェックコードを用いて、データの誤り検
査を行う。誤りが無い場合には、読み出したデータをデ
ータ出力部７２からＣＰＵ２側に転送する。また、誤り
がある場合には、表示部７５に誤りが検出されたことを
表示し、システムを停止する。
【００３９】この動作は、ＳＲＡＭデバイスやＳＲＡＭ
モジュールの不良品検査に用いることができ、例えば、
制御装置の出荷試験に適用することができる。
モジュールの不良品検査に用いることができ、例えば、
制御装置の出荷試験に適用することができる。
【００４０】次に、図９を用いて、ＳＲＡＭモジュール
内の全ＳＲＡＭの記憶データをチェックする動作を説明
する。図９において、ＲＡＭコントローラ制御部７４は
ＣＰＵ２から全ＳＲＡＭの記憶データをチェックする指
令を受けると、アドレス制御部７３から全ＳＲＡＭのデ
ータを読み出すためのアドレスを順に送るとともに、制
御信号をＳＲＡＭモジュール６に送り、全ＳＲＡＭのデ
ータについて読み出し動作を行う。このとき、アドレス
制御部７３はチェックコードを読み出すためのアドレス
も送信する。
内の全ＳＲＡＭの記憶データをチェックする動作を説明
する。図９において、ＲＡＭコントローラ制御部７４は
ＣＰＵ２から全ＳＲＡＭの記憶データをチェックする指
令を受けると、アドレス制御部７３から全ＳＲＡＭのデ
ータを読み出すためのアドレスを順に送るとともに、制
御信号をＳＲＡＭモジュール６に送り、全ＳＲＡＭのデ
ータについて読み出し動作を行う。このとき、アドレス
制御部７３はチェックコードを読み出すためのアドレス
も送信する。
【００４１】データ読み出し部４１は、ＳＲＡＭモジュ
ール６のデータ用のＳＲＡＭ６１，６２から指定された
データを読み出し、誤り検査部１２に送る。また、チェ
ックコード読み出し部４２は、ＳＲＡＭモジュール６の
チェックコード用のＳＲＡＭ６３から読み出しデータに
対応するチェックコードを読み出し、誤り検査部１２に
送る。誤り検査部１２は、転送されたデータとチェック
コードを用いて、データの誤り検査を行う。誤りが無い
場合には、表示手段７５等にデータの誤りが無いことを
表示する。また、誤りがある場合には、誤り訂正部１３
でデータの訂正を行い、カウンタ部１４にデータの誤り
の個所や内容等の誤りの内容を記憶する。このカウンタ
部１４に記憶された誤り検査結果を表示手段７５に表示
することもできる。この検査結果によれば、カウンタ値
が小さい場合であっても、同アドレスやデータに複数回
訂正が行われている場合には、ＳＲＡＭにハードの不良
がある可能性を示していることになる。
ール６のデータ用のＳＲＡＭ６１，６２から指定された
データを読み出し、誤り検査部１２に送る。また、チェ
ックコード読み出し部４２は、ＳＲＡＭモジュール６の
チェックコード用のＳＲＡＭ６３から読み出しデータに
対応するチェックコードを読み出し、誤り検査部１２に
送る。誤り検査部１２は、転送されたデータとチェック
コードを用いて、データの誤り検査を行う。誤りが無い
場合には、表示手段７５等にデータの誤りが無いことを
表示する。また、誤りがある場合には、誤り訂正部１３
でデータの訂正を行い、カウンタ部１４にデータの誤り
の個所や内容等の誤りの内容を記憶する。このカウンタ
部１４に記憶された誤り検査結果を表示手段７５に表示
することもできる。この検査結果によれば、カウンタ値
が小さい場合であっても、同アドレスやデータに複数回
訂正が行われている場合には、ＳＲＡＭにハードの不良
がある可能性を示していることになる。
【００４２】次に、図１０を用いて、誤り検査・訂正機
能自体の検査を行う動作を説明する。図１０において、
検査用データ形成部１５と検査用チェックコード形成部
１６を備える。検査用データ形成部１５はＳＲＡＭに書
き込む検査用データを形成する部分であり、検査用チェ
ックコード形成部１６は検査用チェックコードを形成す
る部分であり、誤りを含むデータあるいはチェックコー
ドを故意に形成するものである。なお、図１０では、検
査用データ形成部１５と検査用チェックコード形成部１
６を独立して示しているが、ＣＰＵ２側で検査用データ
を形成し、チェックコード形成部１１において検査用チ
ェックコードを形成する構成とすることもできる。
能自体の検査を行う動作を説明する。図１０において、
検査用データ形成部１５と検査用チェックコード形成部
１６を備える。検査用データ形成部１５はＳＲＡＭに書
き込む検査用データを形成する部分であり、検査用チェ
ックコード形成部１６は検査用チェックコードを形成す
る部分であり、誤りを含むデータあるいはチェックコー
ドを故意に形成するものである。なお、図１０では、検
査用データ形成部１５と検査用チェックコード形成部１
６を独立して示しているが、ＣＰＵ２側で検査用データ
を形成し、チェックコード形成部１１において検査用チ
ェックコードを形成する構成とすることもできる。
【００４３】形成した検査用データと検査用チェックコ
ードを前記した書き込み動作によてＳＲＡＭに書き込
み、前記第３のデータの読み出し動作あるいは全ＳＲＡ
Ｍの記憶データのチェック動作を行うことによって、誤
り検査・訂正機能自体の検査を行うことができる。例え
ば、誤りを含ませたデータを故意に形成し、この誤りを
含むデータを不揮発性メモリに書き込み、このデータに
ついて誤り検査・訂正機能を働かすことによって、誤り
検査・訂正機能のチェックを行う。
ードを前記した書き込み動作によてＳＲＡＭに書き込
み、前記第３のデータの読み出し動作あるいは全ＳＲＡ
Ｍの記憶データのチェック動作を行うことによって、誤
り検査・訂正機能自体の検査を行うことができる。例え
ば、誤りを含ませたデータを故意に形成し、この誤りを
含むデータを不揮発性メモリに書き込み、このデータに
ついて誤り検査・訂正機能を働かすことによって、誤り
検査・訂正機能のチェックを行う。
【００４４】
【発明の効果】以上説明したように、本発明のメモリ制
御方法によれば、システムを停止させることなく不揮発
性メモリの誤り検出および訂正を行うことができる。
御方法によれば、システムを停止させることなく不揮発
性メモリの誤り検出および訂正を行うことができる。
【図１】本発明のメモリ制御方法を説明するためのブロ
ック線図である。
ック線図である。
【図２】ＳＲＡＭモジュールの概略を説明するためのブ
ロック図である。
ロック図である。
【図３】本発明のメモリ制御を行う制御装置の概略ブロ
ック線図である。
ック線図である。
【図４】本発明のメモリ制御を行う制御装置の概略ブロ
ック線図である。
ック線図である。
【図５】データの書き込み動作を説明するための図であ
る。
る。
【図６】データの第１の読み出し動作を説明するための
図である。
図である。
【図７】データの第２の読み出し動作を説明するための
図である。
図である。
【図８】データの第３の読み出し動作を説明するための
図である。
図である。
【図９】全ＳＲＡＭの記憶データをチェックする動作を
説明するための図である。
説明するための図である。
【図１０】誤り検査・訂正機能自体の検査を行う動作を
説明するための図である。
説明するための図である。
１ 制御装置 ２ ＣＰＵ ３ ＤＲＡＭ ４ ＦＲＯＭ ５ サーボ装置 ６ ＳＲＡＭモジュール ７ バッテリー ８ 入力装置 ９ 表示装置 １０ ＳＲＡＭ制御部 １１ チェックコード形成部 １２ 誤り検査部 １３ 誤り訂正部 １４ カウンタ部 １５ 検査用データ形成部１５ １６ 検査用チェックコード形成部 ３１ データ書き込み部 ３２ チェックコード書き込み部 ３３ パリティデータ書き込み部 ４１ データ読み出し部 ４２ チェックコード読み出し部 ４３ パリティデータ読み出し部 ４４ バッファ読み出し部 ６１，６２，６ｎ ＳＲＡＭ ６４ バッファメモリ ７１ データ入力部 ７２ データ出力部 ７３ アドレス制御部 ７４ ＲＡＭコントローラ部 ７５ 表示部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年７月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (7)
- 【請求項１】 ＣＮＣ又はロボットコントローラ等の制
御装置が備える不揮発性メモリを制御するメモリ制御に
おいて、メモリ制御は誤り検査・訂正機能を備え、該検
査・訂正機能によって検出したデータの誤りを訂正し、
訂正データを制御装置に転送することを特徴とするメモ
リ制御方法。 - 【請求項２】 ＣＮＣ又はロボットコントローラ等の制
御装置が備える不揮発性メモリを制御するメモリ制御に
おいて、メモリ制御は誤り検査・訂正機能を備え、該検
査・訂正機能によって検出したデータの誤りを訂正し、
訂正データを制御装置に転送するとともに、不揮発性メ
モリに該訂正データの書き込みを行うことを特徴とする
メモリ制御方法。 - 【請求項３】 誤り検査・訂正機能はパリティチェック
機能を選択可能に含むことを特徴とする請求項１又は２
記載のメモリ制御方法。 - 【請求項４】 誤り検査・訂正機能は、不揮発性メモリ
が備える検査・訂正機能用チェックデータを用いて誤り
検査・訂正を行うことを特徴とする請求項１２，又は３
２記載のメモリ制御方法。 - 【請求項５】 誤り検査・訂正機能による訂正状況デー
タを記憶することを特徴とする請求項１，２，３又は４
記載のメモリ制御方法。 - 【請求項６】 訂正状況データは訂正回数，訂正データ
のアドレス，訂正データの内容を含み、訂正データの制
御装置への転送時に少なくとも訂正回数を記憶すること
を特徴とする請求項５記載のメモリ制御方法。 - 【請求項７】 不揮発性メモリのデータと誤り検査・訂
正機能用チェックデータを独立して書き込み可能とし、
誤り検査・訂正機能は該データおよび誤り検査・訂正機
能用データを読み出すことによって誤り検査・訂正機能
の機能検査を行うことを特徴とする請求項２記載のメモ
リ制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9195207A JPH1125005A (ja) | 1997-07-07 | 1997-07-07 | メモリ制御方法 |
| PCT/JP1998/003057 WO1999003041A1 (en) | 1997-07-07 | 1998-07-07 | Memory control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9195207A JPH1125005A (ja) | 1997-07-07 | 1997-07-07 | メモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1125005A true JPH1125005A (ja) | 1999-01-29 |
Family
ID=16337247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9195207A Pending JPH1125005A (ja) | 1997-07-07 | 1997-07-07 | メモリ制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1125005A (ja) |
| WO (1) | WO1999003041A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009146168A (ja) * | 2007-12-14 | 2009-07-02 | Omron Corp | Ｐｌｃ用の部品実装基板 |
| JP2021012509A (ja) * | 2019-07-05 | 2021-02-04 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | 半導体メモリ装置 |
| JP2021047774A (ja) * | 2019-09-20 | 2021-03-25 | ファナック株式会社 | 産業機械の数値制御装置 |
| WO2024176329A1 (ja) * | 2023-02-21 | 2024-08-29 | ファナック株式会社 | 誤り訂正回路、制御装置、及び方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694596A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Memory control system |
| JPS62210547A (ja) * | 1986-03-12 | 1987-09-16 | Hitachi Ltd | エラ−検出回路の診断方法 |
| JPH0329006A (ja) * | 1989-06-27 | 1991-02-07 | Matsushita Electric Works Ltd | 位置決め制御装置のデータチェック方法 |
| JPH0474347U (ja) * | 1990-11-08 | 1992-06-29 | ||
| JPH0611043U (ja) * | 1992-07-08 | 1994-02-10 | 横河電機株式会社 | メモリ制御回路 |
| JPH0652065A (ja) * | 1992-08-03 | 1994-02-25 | Fujitsu Ltd | メモリ制御回路 |
-
1997
- 1997-07-07 JP JP9195207A patent/JPH1125005A/ja active Pending
-
1998
- 1998-07-07 WO PCT/JP1998/003057 patent/WO1999003041A1/ja not_active Ceased
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009146168A (ja) * | 2007-12-14 | 2009-07-02 | Omron Corp | Ｐｌｃ用の部品実装基板 |
| JP2021012509A (ja) * | 2019-07-05 | 2021-02-04 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | 半導体メモリ装置 |
| US11417413B2 (en) | 2019-07-05 | 2022-08-16 | Winbond Electronics Corp. | Semiconductor memory apparatus and method for reading the same |
| JP2021047774A (ja) * | 2019-09-20 | 2021-03-25 | ファナック株式会社 | 産業機械の数値制御装置 |
| WO2024176329A1 (ja) * | 2023-02-21 | 2024-08-29 | ファナック株式会社 | 誤り訂正回路、制御装置、及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1999003041A1 (en) | 1999-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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