JPS58142564A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS58142564A JPS58142564A JP57025405A JP2540582A JPS58142564A JP S58142564 A JPS58142564 A JP S58142564A JP 57025405 A JP57025405 A JP 57025405A JP 2540582 A JP2540582 A JP 2540582A JP S58142564 A JPS58142564 A JP S58142564A
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- 239000000758 substrate Substances 0.000 claims abstract description 19
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置とその製造方法に関し、特に接合破
壊型プログラム可能続出し専用メモリとその製造方法に
関する。
壊型プログラム可能続出し専用メモリとその製造方法に
関する。
従来、プログラム可能な続出し専用メモリ（以下ＰＨ（
ＪＮという）の−檜にメモリセルを構成するバイポーラ
・トランジスの工ｔｙり・ベース間の１’Ｎ接合を破壊
する仁とによ多情報を記憶させる接合破壊型がある。
ＪＮという）の−檜にメモリセルを構成するバイポーラ
・トランジスの工ｔｙり・ベース間の１’Ｎ接合を破壊
する仁とによ多情報を記憶させる接合破壊型がある。
第１図は従来の接合破壊型）’Ｒ（ＪＮの一例の断面図
である。
である。
Ｐ型半導体基板ＩＫＮ型埋込層２を設けておき、Ｎ型層
３をエピタキシアル法で形成し、Ｐ製分離層４で分離し
てｈ型層の島３を形成する。表面を絶縁膜５で援い、通
常の方法で窓あけ、拡散してｈ型コレクタ・リーチスル
ー領域６、Ｐ型ベース領域７、へ型工建ツタ領域８及び
電極９を設けることによ）接合破壊！！ＩＩ ＦＲＯＭ
のメモリセルが作られる。
３をエピタキシアル法で形成し、Ｐ製分離層４で分離し
てｈ型層の島３を形成する。表面を絶縁膜５で援い、通
常の方法で窓あけ、拡散してｈ型コレクタ・リーチスル
ー領域６、Ｐ型ベース領域７、へ型工建ツタ領域８及び
電極９を設けることによ）接合破壊！！ＩＩ ＦＲＯＭ
のメモリセルが作られる。
仁のメモリセルの工ζツタ領域８とベース領域７と間に
逆方向電流を流してエミッタ・ベース間のＰＮ接合を破
壊することにょ多情報の書込み、即ちプルグラムをする
。従って、コレクタ領域のＮ型埋込層の抵抗は低い程好
ましい。ＰＲＯＮへ情報を書込むためのエネルギーは書
込み電流と書込み電圧と時間との積で与えられる０この
うち、書書込み電圧は書込みインピーダンスの大きさ、
特に支配的なへ型埋込層２、コレクタ直下の抵抗による
電圧降下分だけ減少する。そのため、メモリセルに加わ
るエネルギーが、減少することになル、書込み歩留〕、
信頼性の低下につながる。例えば、書込インピーダンス
が１００Ωのとき、書込み電圧を２０■、書込み電流を
１００ｍＡとすると、書込みインピーダンスによる電圧
降下のため、実際にメモリセルに加わわる電圧はＩＯＶ
減少し、書込み歩留９が低下する。また、集積化が進み
、メモリ素子の数が多くなっていくと、素子自身の大き
さもｌ小さくな夛、必然的に、耐圧も、ｉｙ ｔＪ−さ
くなる。それ故、書込み電圧も小さくしなけれはならず
、書込みエネルギーを一定とすると、畳込みインピーダ
ンスが大きなことは、さらに書込み歩留、信頼性の低下
につながる。しかし、従来のトランジスタの構造ではこ
の書込みインピーダンスを低下させることが困難である
という欠点があった。
逆方向電流を流してエミッタ・ベース間のＰＮ接合を破
壊することにょ多情報の書込み、即ちプルグラムをする
。従って、コレクタ領域のＮ型埋込層の抵抗は低い程好
ましい。ＰＲＯＮへ情報を書込むためのエネルギーは書
込み電流と書込み電圧と時間との積で与えられる０この
うち、書書込み電圧は書込みインピーダンスの大きさ、
特に支配的なへ型埋込層２、コレクタ直下の抵抗による
電圧降下分だけ減少する。そのため、メモリセルに加わ
るエネルギーが、減少することになル、書込み歩留〕、
信頼性の低下につながる。例えば、書込インピーダンス
が１００Ωのとき、書込み電圧を２０■、書込み電流を
１００ｍＡとすると、書込みインピーダンスによる電圧
降下のため、実際にメモリセルに加わわる電圧はＩＯＶ
減少し、書込み歩留９が低下する。また、集積化が進み
、メモリ素子の数が多くなっていくと、素子自身の大き
さもｌ小さくな夛、必然的に、耐圧も、ｉｙ ｔＪ−さ
くなる。それ故、書込み電圧も小さくしなけれはならず
、書込みエネルギーを一定とすると、畳込みインピーダ
ンスが大きなことは、さらに書込み歩留、信頼性の低下
につながる。しかし、従来のトランジスタの構造ではこ
の書込みインピーダンスを低下させることが困難である
という欠点があった。
本発明は上記欠点を除去し、メモリセルに使用するとき
の書込みインピーダンスが低くなる構造を有する半導体
装置とその製造方法を提供するものである。
の書込みインピーダンスが低くなる構造を有する半導体
装置とその製造方法を提供するものである。
本発明の半導体装置は、−導電型半導体基板に設けられ
た逆導電型の第１の埋込層と、前記半導体基板の上に堆
積され九逆導電型の＃！１のエピタキシアル層と、＃第
１のエピタキシアル層の表面から前記＃！ｌの埋込層に
伸びて一部が重なる逆導電型の第２の埋込層と、前−ピ
＠１のエピタキシアル層の上に堆積された逆導電型の第
２のエピタキシアル層き、該第２のエピタキシアル層表
面から伸びて前記半導体基板に達して前記第１及び第２
のエピタキシアル層を島領域に分離する一導電型分離層
と、前記島領域内に形成されに一導電製ベース領域と逆
導電型工ばツタ領域とを含んで構成される。
た逆導電型の第１の埋込層と、前記半導体基板の上に堆
積され九逆導電型の＃！１のエピタキシアル層と、＃第
１のエピタキシアル層の表面から前記＃！ｌの埋込層に
伸びて一部が重なる逆導電型の第２の埋込層と、前−ピ
＠１のエピタキシアル層の上に堆積された逆導電型の第
２のエピタキシアル層き、該第２のエピタキシアル層表
面から伸びて前記半導体基板に達して前記第１及び第２
のエピタキシアル層を島領域に分離する一導電型分離層
と、前記島領域内に形成されに一導電製ベース領域と逆
導電型工ばツタ領域とを含んで構成される。
本発明の半導体装置の製造方法は、−導電型半導体基板
に逆導電型の第１の埋込層を形成する工程と、前記半導
体基板の上に逆導電型の第１のエピタキシアル層を堆積
する工程と、前記第１のエピタキシアル層の表面から前
記第１ＯＷ込層に伸びて一部が重なるように逆導電型の
第２の埋込層を形成する工程と、前記第１のエピタキシ
アル層の上に逆導電型の第２のエピタキシアル層を堆積
する工程と、前記第２のエピタキシアル層の表面から前
記半導体基板の表面に達し前記第１及び第２のエピタキ
シアル層を島領域に分離する一導電型分離層を形成する
工程と、前記島領域内に一導電型ベース領域及び逆導電
型エミッタ領域を形成する工程とを含んで構成される。
に逆導電型の第１の埋込層を形成する工程と、前記半導
体基板の上に逆導電型の第１のエピタキシアル層を堆積
する工程と、前記第１のエピタキシアル層の表面から前
記第１ＯＷ込層に伸びて一部が重なるように逆導電型の
第２の埋込層を形成する工程と、前記第１のエピタキシ
アル層の上に逆導電型の第２のエピタキシアル層を堆積
する工程と、前記第２のエピタキシアル層の表面から前
記半導体基板の表面に達し前記第１及び第２のエピタキ
シアル層を島領域に分離する一導電型分離層を形成する
工程と、前記島領域内に一導電型ベース領域及び逆導電
型エミッタ領域を形成する工程とを含んで構成される。
本発明の実施例について図面を用いて説明する。
第２図（ａｌ〜（ｄ）は本発明の一笑施例の製造方法を
説明するための主要製造工程における断面図である０ まず、第２図（ａ）に示すように、Ｐ型半導体基板１１
に選択的に第１のへ型埋込層１２を形成し、次に半導体
基板１１の表面に第１のｈ型エピタキシアル層１３を形
成する。このとき、エピタキシアル層１３の厚さは第１
のへ 型埋込層１２のせ９よりを考慮して足める。
説明するための主要製造工程における断面図である０ まず、第２図（ａ）に示すように、Ｐ型半導体基板１１
に選択的に第１のへ型埋込層１２を形成し、次に半導体
基板１１の表面に第１のｈ型エピタキシアル層１３を形
成する。このとき、エピタキシアル層１３の厚さは第１
のへ 型埋込層１２のせ９よりを考慮して足める。
次に、第２図（１））に示すように、第１のへ型エビタ
キシアル層１３の表面からＮ型不純物を選択的に拡散し
て、第１のＮ＋型埋込層１３と重なる第２のＮ型埋込層
１４を形成する。第２のへ＋型埋込層１４は、埋込Ｎ＋
低抵抗下げたい素子に選択的に形成する。
キシアル層１３の表面からＮ型不純物を選択的に拡散し
て、第１のＮ＋型埋込層１３と重なる第２のＮ型埋込層
１４を形成する。第２のへ＋型埋込層１４は、埋込Ｎ＋
低抵抗下げたい素子に選択的に形成する。
次に、第２図（ｃ） Ｋ示すように、表面に第２のＮ型
エピタキシアル層１５ｔ−成長させる。第１及び第２の
エピタキシアル層１３．１５を合せてｈ型エピタキシア
ル層１６で表示し、第１及び第２の埋込層１２．１４を
合せてＮ型埋込層１７で表示する。
エピタキシアル層１５ｔ−成長させる。第１及び第２の
エピタキシアル層１３．１５を合せてｈ型エピタキシア
ル層１６で表示し、第１及び第２の埋込層１２．１４を
合せてＮ型埋込層１７で表示する。
次に、第２図（ｄ）に示すように、通常の方法により絶
縁膜１８．Ｐｆｉ分離層１９、エピタキシアル層１６の
表（３）からへ型埋込層１７に達するコレクタ・リーチ
スルー領域２０％Ｐ型ベース領域２１゜へ型エミッタ領
域２２を形成する。そして電極２３を取付ける。これに
よシ本発明にかかる半導体装置が製造される。
縁膜１８．Ｐｆｉ分離層１９、エピタキシアル層１６の
表（３）からへ型埋込層１７に達するコレクタ・リーチ
スルー領域２０％Ｐ型ベース領域２１゜へ型エミッタ領
域２２を形成する。そして電極２３を取付ける。これに
よシ本発明にかかる半導体装置が製造される。
ｔＪｉ４３図は本発明を適用した集積回路の一例の断面
図である。
図である。
Ｐ型半導体基板３１に第１ＯＮ型埋込層３２．３３を設
ケ、第１のｈ型エピタキシアル層３４を堆積する０メモ
リセルを形成する領域にのみ１２のＮ型埋込層３５を設
ける。そして第２のＮ型エピタキシアル層３６を形成し
、Ｐ型分離層３７で島領域に分離する。そしてＰ型ベー
ス領域３８．３９゜４０、Ｎ型エンツタ領域４１．４２
．４３．４４．４５を形成し、集積回路にする◇ＪＩＩ
２の埋込層３５とベース領域３８とエミッタ領域４１．
４２がメモリセルを形成する。
ケ、第１のｈ型エピタキシアル層３４を堆積する０メモ
リセルを形成する領域にのみ１２のＮ型埋込層３５を設
ける。そして第２のＮ型エピタキシアル層３６を形成し
、Ｐ型分離層３７で島領域に分離する。そしてＰ型ベー
ス領域３８．３９゜４０、Ｎ型エンツタ領域４１．４２
．４３．４４．４５を形成し、集積回路にする◇ＪＩＩ
２の埋込層３５とベース領域３８とエミッタ領域４１．
４２がメモリセルを形成する。
上記実施例で説明したように、第２の埋込層を設けるこ
とにより埋込層の抵抗、コレクタ直下の抵抗、即ち書込
みインピーダンスを下けることができる丸め、実質的に
メモリセルに加わる誓込み電圧の減衰が小さくなシ、書
込み歩留及び信頼性が向上する。
とにより埋込層の抵抗、コレクタ直下の抵抗、即ち書込
みインピーダンスを下けることができる丸め、実質的に
メモリセルに加わる誓込み電圧の減衰が小さくなシ、書
込み歩留及び信頼性が向上する。
上記実施例ではメモリセルについて説明したが本発明は
これに限定されず、埋込層の抵抗を下けたい半導体装置
全般に適用できるものである。
これに限定されず、埋込層の抵抗を下けたい半導体装置
全般に適用できるものである。
以上詳細に説明したように、本発明によれは、埋込層の
抵抗、コレクタ直下の抵抗を下け、書込みインピーダン
スを下げることにょル書込み歩留及び信頼性が向上する
半導体装置が得られるのでその効果は大きい。
抵抗、コレクタ直下の抵抗を下け、書込みインピーダン
スを下げることにょル書込み歩留及び信頼性が向上する
半導体装置が得られるのでその効果は大きい。
第１図は従来の接合破壊型ＰＲＯＮの一例の断面図、＃
！２図（匈〜（ｄＪは本発明の一笑施例の製造方法を説
明する九めの主要製造工程における断面図、第３図は本
発明を適用した集積回路の一例の断面図である。 １・・・・・・Ｐ型半導体基板、２・・団・Ｎｆｊ１埋
込層、３・・・・・・へ型層、４・旧・・Ｐ型分離層、
５・旧・・絶縁膜、６・・・・・・Ｎ型コレクタ・リー
チスルー領域、７・・・・・・Ｐ型ベース領域、８・・
・・・・Ｎ型エミッタ領域、９・・・・・・電極、１１
・・・・・・Ｐ型半導体基板、１２・・・・・・第１の
へ型埋込層、１３・旧・・第１のＮ型エピタキシアル層
、１４・・・・・・第２のＮ型埋込層、１５・・・・・
・第２のｈ型エピタキシアル層、１６・・・・・・へ型
エピタキシアル層、１７・・・−ＮｔＩｌ埋込層、１８
・旧・・絶縁膜、１９・・・・・・Ｐ型分離層、２０・
旧・・コレクタ・リーチスルー領域、２１・・・・・・
Ｐ型ベース領域、２２・・・・・・へ型工建ツタ領域、
２３・・・・・・電極、３１・旧・・Ｐ型半導体基板、
３２．３３・・・・・・第１のｈ型埋込層、３４・・・
・・・第１のΔ型エピタキシアル層、３５・旧・・第２
のΔ型埋込層、３６・・団・Ｉｓ２のエピタキシアル層
、３７・・・・・・Ｐ型分離層、３８．３９．４０・・
・・・・Ｐ型ベース領域、４１．４２．４３．４４．４
５・・・・・・Ｎ１ｊＩ！ニオツタ領域、４６・・・・
・・絶縁膜、４７・・・・・・電極、４８・・・・・・
Ｎ型コレクタ・リーチスルー領域。
！２図（匈〜（ｄＪは本発明の一笑施例の製造方法を説
明する九めの主要製造工程における断面図、第３図は本
発明を適用した集積回路の一例の断面図である。 １・・・・・・Ｐ型半導体基板、２・・団・Ｎｆｊ１埋
込層、３・・・・・・へ型層、４・旧・・Ｐ型分離層、
５・旧・・絶縁膜、６・・・・・・Ｎ型コレクタ・リー
チスルー領域、７・・・・・・Ｐ型ベース領域、８・・
・・・・Ｎ型エミッタ領域、９・・・・・・電極、１１
・・・・・・Ｐ型半導体基板、１２・・・・・・第１の
へ型埋込層、１３・旧・・第１のＮ型エピタキシアル層
、１４・・・・・・第２のＮ型埋込層、１５・・・・・
・第２のｈ型エピタキシアル層、１６・・・・・・へ型
エピタキシアル層、１７・・・−ＮｔＩｌ埋込層、１８
・旧・・絶縁膜、１９・・・・・・Ｐ型分離層、２０・
旧・・コレクタ・リーチスルー領域、２１・・・・・・
Ｐ型ベース領域、２２・・・・・・へ型工建ツタ領域、
２３・・・・・・電極、３１・旧・・Ｐ型半導体基板、
３２．３３・・・・・・第１のｈ型埋込層、３４・・・
・・・第１のΔ型エピタキシアル層、３５・旧・・第２
のΔ型埋込層、３６・・団・Ｉｓ２のエピタキシアル層
、３７・・・・・・Ｐ型分離層、３８．３９．４０・・
・・・・Ｐ型ベース領域、４１．４２．４３．４４．４
５・・・・・・Ｎ１ｊＩ！ニオツタ領域、４６・・・・
・・絶縁膜、４７・・・・・・電極、４８・・・・・・
Ｎ型コレクタ・リーチスルー領域。
Claims (2)
- （１）−導電型半導体基板に設けられた逆導電型の第１
の埋込層と、前記半導体基板の上に堆積された逆導電型
の第１のエピタキシアル層と、該第１のエピタキシアル
層の表面から前記第１の埋込層に伸びて一部が重なる逆
導電型の第２の埋込層と、前記第１のエピタキシアル層
の上に堆積された逆導電型の第２のエピタキシアル層と
、＃第２のエピタキシアル層表面から伸びて前記半導体
基板に達して前記第１及び第２のエピタキシアル層を島
領域に分離する一導電型分離層と、前記島領域内に形成
されたー導電型ペース領域と逆導電型エミッタ領域とを
含むことを特徴とする半導体装置。 - （２）−導電型半導体基板に逆導電型の第１の埋込層を
形成する工程と、前記半導体基板の上に逆導電型の第１
のエピタキシアル層を堆積する工程と、前記第１のエピ
タキシアル層の表面から前記第１の埋込層に伸びて一部
が重なるように逆導電型の第２の埋込層を形成する工程
と、前記第１のエピタキシアル層の上に逆導電型の第２
のエピタキシアル層を堆積する工程と、前記第２のエピ
タキシアル層の表面から前記半導体基板の表面に達し前
記第１及び第２のエピタキシアル層を島領域に分離する
一導電型分離層を形成する工程と、前記島領域内に一導
電型ペース領域及び逆導電型エミッタ領域を形成する工
程とを含むことを特徴とする半導体装置の製造方法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57025405A JPS58142564A (ja) | 1982-02-18 | 1982-02-18 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57025405A JPS58142564A (ja) | 1982-02-18 | 1982-02-18 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58142564A true JPS58142564A (ja) | 1983-08-24 |
Family
ID=12164996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57025405A Pending JPS58142564A (ja) | 1982-02-18 | 1982-02-18 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58142564A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5169989A (ja) * | 1974-12-16 | 1976-06-17 | Nippon Electric Co | |
| JPS5388586A (en) * | 1977-01-12 | 1978-08-04 | Rca Corp | Semiconductor ic |
| JPS54127689A (en) * | 1978-03-27 | 1979-10-03 | Toshiba Corp | Semiconductor integrated circuit |
-
1982
- 1982-02-18 JP JP57025405A patent/JPS58142564A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5169989A (ja) * | 1974-12-16 | 1976-06-17 | Nippon Electric Co | |
| JPS5388586A (en) * | 1977-01-12 | 1978-08-04 | Rca Corp | Semiconductor ic |
| JPS54127689A (en) * | 1978-03-27 | 1979-10-03 | Toshiba Corp | Semiconductor integrated circuit |
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