JPS58147065A - 大容量トランジスタ - Google Patents
大容量トランジスタInfo
- Publication number
- JPS58147065A JPS58147065A JP57029295A JP2929582A JPS58147065A JP S58147065 A JPS58147065 A JP S58147065A JP 57029295 A JP57029295 A JP 57029295A JP 2929582 A JP2929582 A JP 2929582A JP S58147065 A JPS58147065 A JP S58147065A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- region
- electrode
- lead wire
- regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/59—Bond pads specially adapted therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Bipolar Transistors (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は一つの半導体板に複数のエミッタ領域が設けら
れ、それら゛−６ｓ並列接続されている大容量トランジ
スタに関する。
れ、それら゛−６ｓ並列接続されている大容量トランジ
スタに関する。
第１図はそのようなトランジスタの平面図、第等価回路
図を示し、第１図においてシ リコン板ｌは下面側から＝レクタ領域、ベース領域を有
し、ベース領域内に選択拡散によりエミッタ領域が設け
られ、ベース、領域にベース電極２が、エミッタ領域に
エミッタ電極３がそれぞれ被着されている。ベース電極
２にはベースリード線４が接続され、また各エミッタ電
極３にはそれぞれ工１さツタリード線５が接続され、エ
ミッタ端子′Ｅにまとめられている。しかしこのような
トランジスタには次の問題点がある。
図を示し、第１図においてシ リコン板ｌは下面側から＝レクタ領域、ベース領域を有
し、ベース領域内に選択拡散によりエミッタ領域が設け
られ、ベース、領域にベース電極２が、エミッタ領域に
エミッタ電極３がそれぞれ被着されている。ベース電極
２にはベースリード線４が接続され、また各エミッタ電
極３にはそれぞれ工１さツタリード線５が接続され、エ
ミッタ端子′Ｅにまとめられている。しかしこのような
トランジスタには次の問題点がある。
（１） 拡散のばらつきにより各エミッタにおいて特
に電流増幅率ｈＦｌのばらつきがあると電流の分担の不
均衡を生じ゛、一つのエンツタ領域に電流集中を起こし
て破壊に至りやすい。
に電流増幅率ｈＦｌのばらつきがあると電流の分担の不
均衡を生じ゛、一つのエンツタ領域に電流集中を起こし
て破壊に至りやすい。
（２）第１図から分かるようにエミッタリード線の長さ
に差があるためリード線による抵抗値に大小が出来、リ
ード線の短い方に電流が流れやすくなり、そのエミッタ
部分が破壊しやすい。
に差があるためリード線による抵抗値に大小が出来、リ
ード線の短い方に電流が流れやすくなり、そのエミッタ
部分が破壊しやすい。
゛個別素子のトランジスタを並列接続する場合、このよ
うなエミッタ電流の不均衡を阻止するには各トランジス
タのエミッタにエミッタバランス抵抗を付加することが
有効であることは知られている。しかし一つの半導体板
に複数のエミッタ領域が設けられる大容量トランジスタ
にそのような抵抗を接続することは実際上不可能である
。
うなエミッタ電流の不均衡を阻止するには各トランジス
タのエミッタにエミッタバランス抵抗を付加することが
有効であることは知られている。しかし一つの半導体板
に複数のエミッタ領域が設けられる大容量トランジスタ
にそのような抵抗を接続することは実際上不可能である
。
本楯明はそのような大容量トランジスタにおいて、半導
体板内に←仔衾→曜工にツタバランス抵抗を付加した構
造を提供することを目的とする。
体板内に←仔衾→曜工にツタバランス抵抗を付加した構
造を提供することを目的とする。
この目的は、それぞれのエミッタ領域に被着されるエミ
ッタ電極がベース領域に近い部分とその部分と間−を介
して分離されたペース領域より遠い部分とからなり、そ
のベース領域より遠い部分にリード線が接続されること
により達成される。
ッタ電極がベース領域に近い部分とその部分と間−を介
して分離されたペース領域より遠い部分とからなり、そ
のベース領域より遠い部分にリード線が接続されること
により達成される。
以下図を引用して本発明の実施例について説明する。第
３図は本発明暴こよる一つのエミッタ電極およびその近
傍、第４図は第３図めＡ−Ａ線断面図を示している。Ｐ
形ベース領域１１の中に拡散によってＮ形エンツタ領域
１２が設けられ、表面には両領域の境界のＰＮ接合を保
映す、る絶縁１１１３を除いてベース電極２およびエミ
ッタ電極が被着されている。エミッタ電極は狭い幅の間
１１ｉ１１４によって分離された外周部３１と中央部３
２に分れている。エミッタリード＠５はこの中央部３２
に、例えばワイヤボンディングによって接続されている
。このような構造のトランジスタにおいては第４図の破
線で囲まれた部分を拡大した第５図に示すようにベース
領域１１からエミッタ領域１２へ流れるニオツタ電流６
は、−且エミッタ電極の外周部３１に入るが、間隙１４
の部分では再びその下側のエミッタ領域１２に入り中央
部３２を経てリード線５に流れる。従って間ｌ！ｌ１４
の下側で拡散抵抗７を経由する。これによりこのような
エミッタ電極を複数備えたトランジスタの等価回路は第
６図に示す゛ようになり、拡散抵抗７によりエミッタバ
ランス抵抗８が形成される。拡散抵抗７の抵抗値はニオ
ツタ領域１２のシート抵抗、間１１１４の幅、長さによ
って決才るので適宜調整できる。
３図は本発明暴こよる一つのエミッタ電極およびその近
傍、第４図は第３図めＡ−Ａ線断面図を示している。Ｐ
形ベース領域１１の中に拡散によってＮ形エンツタ領域
１２が設けられ、表面には両領域の境界のＰＮ接合を保
映す、る絶縁１１１３を除いてベース電極２およびエミ
ッタ電極が被着されている。エミッタ電極は狭い幅の間
１１ｉ１１４によって分離された外周部３１と中央部３
２に分れている。エミッタリード＠５はこの中央部３２
に、例えばワイヤボンディングによって接続されている
。このような構造のトランジスタにおいては第４図の破
線で囲まれた部分を拡大した第５図に示すようにベース
領域１１からエミッタ領域１２へ流れるニオツタ電流６
は、−且エミッタ電極の外周部３１に入るが、間隙１４
の部分では再びその下側のエミッタ領域１２に入り中央
部３２を経てリード線５に流れる。従って間ｌ！ｌ１４
の下側で拡散抵抗７を経由する。これによりこのような
エミッタ電極を複数備えたトランジスタの等価回路は第
６図に示す゛ようになり、拡散抵抗７によりエミッタバ
ランス抵抗８が形成される。拡散抵抗７の抵抗値はニオ
ツタ領域１２のシート抵抗、間１１１４の幅、長さによ
って決才るので適宜調整できる。
以上述べたように本発明は複数のエミッタ領域を有する
大容量トランジスタの各エミッタ領域に流れるエミッタ
電流の不均衡を、各エミッタ領域にエミッタバランス抵
抗を内蔵せしめることによって阻止したものであり、エ
ミッタ部分の破壊の虞がなく信頼性高い大容量トランジ
スタを得るのに極めて有効である・な８上述の実施例で
はＮＰＮトランジスタであるが、ＰＮＰ）ランジスタも
同様に実施できる。
大容量トランジスタの各エミッタ領域に流れるエミッタ
電流の不均衡を、各エミッタ領域にエミッタバランス抵
抗を内蔵せしめることによって阻止したものであり、エ
ミッタ部分の破壊の虞がなく信頼性高い大容量トランジ
スタを得るのに極めて有効である・な８上述の実施例で
はＮＰＮトランジスタであるが、ＰＮＰ）ランジスタも
同様に実施できる。
［１図は従来の大容量トランジスタの一例の半導体板平
面図、第２図はその等価回路図、第３図は本発明の一実
施例のエミッタ電極部の平面図、第４図は第３図のＡ−
Ａ線断面図、第５図は第３図の破線で囲んだ部分の拡大
図、第６図は本発明による大容量トランジスタの等価回
路図である。 １１・・ぺ−ｘ領域、１２・・・エンツタ領域、１４・
・・間隙、３１・・・二きツタ電極外周部。 ３２・・・ニオツタ電極中央部。 ７１ 図 ′７Ｆ ２ 図 ；／Ｐ３図 ７４ 図 オ６図
面図、第２図はその等価回路図、第３図は本発明の一実
施例のエミッタ電極部の平面図、第４図は第３図のＡ−
Ａ線断面図、第５図は第３図の破線で囲んだ部分の拡大
図、第６図は本発明による大容量トランジスタの等価回
路図である。 １１・・ぺ−ｘ領域、１２・・・エンツタ領域、１４・
・・間隙、３１・・・二きツタ電極外周部。 ３２・・・ニオツタ電極中央部。 ７１ 図 ′７Ｆ ２ 図 ；／Ｐ３図 ７４ 図 オ６図
Claims (1)
- １）一つの半導体板に複数のエミッタ領域が設けられ、
該エミッタ領域が並列接続されるものにおいて、それぞ
れのニオツタ領域に被着されるニオツタ電極がベース領
−に近い部分と該部分と間隔を介して分離暴れたベース
領域より遠い部分とからなり、＃ヘニ玉領域より遠い部
分にリード線が接続されたことを特徴とする大容量トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57029295A JPS58147065A (ja) | 1982-02-25 | 1982-02-25 | 大容量トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57029295A JPS58147065A (ja) | 1982-02-25 | 1982-02-25 | 大容量トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58147065A true JPS58147065A (ja) | 1983-09-01 |
Family
ID=12272245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57029295A Pending JPS58147065A (ja) | 1982-02-25 | 1982-02-25 | 大容量トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147065A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1679745A3 (en) * | 2005-01-10 | 2013-01-09 | Power Integrations, Inc. | Package for gallium nitride semiconductor devices |
-
1982
- 1982-02-25 JP JP57029295A patent/JPS58147065A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1679745A3 (en) * | 2005-01-10 | 2013-01-09 | Power Integrations, Inc. | Package for gallium nitride semiconductor devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4500900A (en) | Emitter ballast resistor configuration | |
| US3994010A (en) | Hall effect elements | |
| JPH0712045B2 (ja) | 電流検出素子 | |
| JPS5925390B2 (ja) | ダ−リントントランジスタ | |
| JP2000235997A (ja) | 半導体装置 | |
| JPH0475371A (ja) | 半導体集積回路 | |
| KR920003801B1 (ko) | 프로그램가능 반도체 셀 구조 | |
| JP2910456B2 (ja) | マスタースライス方式集積回路装置 | |
| JPH01266762A (ja) | Ｎｐｎ型スイッチング・トランジスタ | |
| JPH02174154A (ja) | 回路内蔵受光素子 | |
| JP2582399B2 (ja) | 半導体装置 | |
| JPH01268170A (ja) | プレーナ型サイリスタ | |
| JPH04144164A (ja) | 半導体装置 | |
| JPH0246743A (ja) | 半導体集積回路装置 | |
| JPS6239830B2 (ja) | ||
| JPH02180024A (ja) | 半導体装置 | |
| JPH0493033A (ja) | 電力用トランジスタ | |
| JPS63204626A (ja) | 半導体集積回路装置 | |
| JPH0766962B2 (ja) | 半導体装置 | |
| JPH042161A (ja) | バイポーラ型半導体集積回路装置 | |
| JPS6250065B2 (ja) | ||
| JPS60211864A (ja) | 半導体装置の入力回路 | |
| JPS60119770A (ja) | 半導体装置 | |
| JPH07120667B2 (ja) | 半導体集積回路装置 | |
| JPS59207649A (ja) | 複合トランジスタ装置 |