JPS5892266A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5892266A JPS5892266A JP56191147A JP19114781A JPS5892266A JP S5892266 A JPS5892266 A JP S5892266A JP 56191147 A JP56191147 A JP 56191147A JP 19114781 A JP19114781 A JP 19114781A JP S5892266 A JPS5892266 A JP S5892266A
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- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- layer
- silicon layer
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高集積（ＬＳＩ： Ｌａｒｇｅ ５ｃａｌｅ
Ｉｎｔｅｇｒａ−ｔｌｏｎ）化する半導体装置に係り、
特に電極或いは配線として多結晶シリコン（ポリｓｉ）
層を用いた半導体装置の製造方法に関する。
Ｉｎｔｅｇｒａ−ｔｌｏｎ）化する半導体装置に係り、
特に電極或いは配線として多結晶シリコン（ポリｓｉ）
層を用いた半導体装置の製造方法に関する。
近年ＬＢ工技術の進歩には目ざましいものがあり、特に
ＭＯＳ （Ｍｅｔａｘ−ｏｘｉａｅ−ｓｅｍｉｃｏｎａ
ｕｃｔｏｒ）型電界効果トランジスタ（ＦＦＸＴ）のＬ
ＳＩではポリｓ１をゲート電極として用い、セル７アラ
インでソース及びドレインを形成するいわゆる８１ゲー
ト技術が大きな役割を果している。
ＭＯＳ （Ｍｅｔａｘ−ｏｘｉａｅ−ｓｅｍｉｃｏｎａ
ｕｃｔｏｒ）型電界効果トランジスタ（ＦＦＸＴ）のＬ
ＳＩではポリｓ１をゲート電極として用い、セル７アラ
インでソース及びドレインを形成するいわゆる８１ゲー
ト技術が大きな役割を果している。
しかし、さらに高集積化を進めることを考えると、従来
の８１ゲート技術では、いくつかの問題点があり、これ
らを解決することが是非とも必要であった。
の８１ゲート技術では、いくつかの問題点があり、これ
らを解決することが是非とも必要であった。
そこで、従来のＬＢ日工したｎチャネルＭＯ８ＦＥＴの
製造方法を例にと！０、ｉ１図（ａ）〜（ｆ）を参照し
て上記問題点を説明する。
製造方法を例にと！０、ｉ１図（ａ）〜（ｆ）を参照し
て上記問題点を説明する。
まずｐｍｓ１４板（１）を用意し、このｐ型８１基板表
面を選択的に酸化して１μｍ位の酸化Ｓｉ （Ｓｉｎ２
）ｒ！５（２）を形成するＣＭ１図（ａ））。この酸化
工程は素子間を分離する為の工程であり、この酸化膜（
２）を通常フィールド酸化膜という。また、このフィー
ルド酸化膜（２）の形成は、通常選択的に窒化シリコン
（ｓｔｏＮｔ）膜を形成し、これをマスクとして前記基
板を熱酸化して行われる。
面を選択的に酸化して１μｍ位の酸化Ｓｉ （Ｓｉｎ２
）ｒ！５（２）を形成するＣＭ１図（ａ））。この酸化
工程は素子間を分離する為の工程であり、この酸化膜（
２）を通常フィールド酸化膜という。また、このフィー
ルド酸化膜（２）の形成は、通常選択的に窒化シリコン
（ｓｔｏＮｔ）膜を形成し、これをマスクとして前記基
板を熱酸化して行われる。
次にフィールド酸化膜（２）の形成されていない基板（
１１表面、いわゆる露出した基板表面を酸化して、後に
ゲート酸化膜となる７００Ａ位の薄い５ｉｎｓ膜（３）
を形成し、この８１０ｇ膜（３）上の全面にポリＳ１層
（４）を例えば気相成長により３Ｃ１００Ａ位形成する
（第１図（ｂ））。
１１表面、いわゆる露出した基板表面を酸化して、後に
ゲート酸化膜となる７００Ａ位の薄い５ｉｎｓ膜（３）
を形成し、この８１０ｇ膜（３）上の全面にポリＳ１層
（４）を例えば気相成長により３Ｃ１００Ａ位形成する
（第１図（ｂ））。
しかる後、ポリ５ｉｆｉ（４１全面に例えば三塩化燐酸
（Ｐｏｏｌ！Ｓ）を拡散源として、約１０００℃で約１
０分間リンを拡散する（第１図（Ｃ））。このようにし
て拡散されたポリＳｉ層（４つは比較的低抵抗となり、
ゲート電極として用いることが可能となる。
（Ｐｏｏｌ！Ｓ）を拡散源として、約１０００℃で約１
０分間リンを拡散する（第１図（Ｃ））。このようにし
て拡散されたポリＳｉ層（４つは比較的低抵抗となり、
ゲート電極として用いることが可能となる。
この後、不純物（弱をドープしたポリＳｉ層（向上に選
択的に７オトレジス） 膜［５３を形成し、例えば７レ
オンプラズマを用いてポリＳｉ層（４つをプラズマエツ
チングしてパターニングし、後にゲート電極及び配線と
なるポリＳ１層（４りを残す（第１図（ｄ））。
択的に７オトレジス） 膜［５３を形成し、例えば７レ
オンプラズマを用いてポリＳｉ層（４つをプラズマエツ
チングしてパターニングし、後にゲート電極及び配線と
なるポリＳ１層（４りを残す（第１図（ｄ））。
次いで前記フＯＯＡ位の薄い８１０ｇ膜（３）のソース
及びドレイン領域となる部分を除去し、また上記レジス
ト膜（５Ｊを除去し、例えばＡθイオン１５０Ｋｅｖで
ｌ Ｘ １０１０／ｃｍ２位イオン注入し、さらに約１
０００℃のＮｌ雰囲気中で約１時間アニールしてｎ型の
ソース領域（６）及びドレイン領域（７３を形成する（
第１図（ｅＩ）。
及びドレイン領域となる部分を除去し、また上記レジス
ト膜（５Ｊを除去し、例えばＡθイオン１５０Ｋｅｖで
ｌ Ｘ １０１０／ｃｍ２位イオン注入し、さらに約１
０００℃のＮｌ雰囲気中で約１時間アニールしてｎ型の
ソース領域（６）及びドレイン領域（７３を形成する（
第１図（ｅＩ）。
しかる後、比較的厚い例えば１μｍ位の５ｉｎｓ ！Ｉ
Ｉ（８」を全面に気相成長により形成し、この８１０．
膜（８）に電気的接触を取る為のコンタクトホールをあ
け、Ａｔ層（９）を選択的に形成し、この上から例えば
リンがドープされた酸化膜いわゆるＰＥＧ膜叫を形成し
、このＰＥＧ膜四に電極取り出し部を開口（１０ａ）
ｌ、て完了する（第１図（ｆ））。
Ｉ（８」を全面に気相成長により形成し、この８１０．
膜（８）に電気的接触を取る為のコンタクトホールをあ
け、Ａｔ層（９）を選択的に形成し、この上から例えば
リンがドープされた酸化膜いわゆるＰＥＧ膜叫を形成し
、このＰＥＧ膜四に電極取り出し部を開口（１０ａ）
ｌ、て完了する（第１図（ｆ））。
このようにしてＭｏ５ｓ！’ＥＴを製造した場合、ゲー
ト電極及び配線となるポリＳｉ層（４つの抵抗は約２０
０Ａ３である。この抵抗値は不純物（リン）の拡散時間
によって変化し、第２図に実線で示した様になる。この
第２図から明らかな様に、拡散時間の増加とともに抵抗
は下がるが約２００／＆以下には下がらない。これは、
ポリＳｉ層中のリン濃度が固溶度以上に増えない為であ
ると考えられる。
ト電極及び配線となるポリＳｉ層（４つの抵抗は約２０
０Ａ３である。この抵抗値は不純物（リン）の拡散時間
によって変化し、第２図に実線で示した様になる。この
第２図から明らかな様に、拡散時間の増加とともに抵抗
は下がるが約２００／＆以下には下がらない。これは、
ポリＳｉ層中のリン濃度が固溶度以上に増えない為であ
ると考えられる。
ところで、このＳ１層はＬ８工では信号を伝える配線と
して多く用いられており、その抵抗は、素子の動作スピ
ードを下げる為少しでも低減させることが要求される。
して多く用いられており、その抵抗は、素子の動作スピ
ードを下げる為少しでも低減させることが要求される。
このための一つとして、ポリＳｉ層の厚さを厚くするこ
とが考えられる。例えば厚さを２倍（約６００ＯＡ）に
すると、抵抗は約半分になるが、厚さがますと、パター
ニングの際に正確なパターニングが困難となり、特に微
細なパター７を形成する工程には用いることができない
。
とが考えられる。例えば厚さを２倍（約６００ＯＡ）に
すると、抵抗は約半分になるが、厚さがますと、パター
ニングの際に正確なパターニングが困難となり、特に微
細なパター７を形成する工程には用いることができない
。
本発明は上記した点に鑑みなされたもので、ポリＳｉ層
の抵抗を厚くせずに下げて、ポリＳ１層のパターニング
も問題せず、素子の動作スピードを向上せしめる半導体
装置の製造方法を提供するものである。
の抵抗を厚くせずに下げて、ポリＳ１層のパターニング
も問題せず、素子の動作スピードを向上せしめる半導体
装置の製造方法を提供するものである。
以下本発明を実施例に基づき、図面を参照して説明する
。
。
第３図（ａ）〜（２）は本発明の一実施例を示す工程別
断面図であり、Ｌ８工化したｎチャネルＭＯ８ＩＦＥＴ
の製造方法に適用した場合の例である。第３図（、）〜
（＋３）までは前記従来とほぼ同じシリコンゲートＭＯ
８製造プロセスである。第３図（ａ）ではシリコン基板
（川にフィールド酸化膜０匂が約１μｍの厚みで形成さ
れる。続いて、第３図（１））ではゲート酸化膜となる
７０ＯＡ位の薄いＳｉｅｇｅ（１３１を形成し、さらに
この上に全面にポリシリコン層Ｈを、例えば気相成長に
よりリンを同時に含ませながら３０００Ａ程度形成する
。このリンのドープはポリシリコン１（１４の形成□後
でもよい。この・ようにして得られたドーグトボリシリ
コン層０４はこの後の適当な熱処理によって、２０ｎ／
’ｏ程贋の抵抗値になる。第３図（ｃ）ではこのポリシ
リコン層を写真製版し、例えば３μｍのゲート長に仕上
げた後、ソースドレインを砒素のイオン注入で形成し、
酸化ふん囲気にさらし念ところを示している。ＩｌＧは
ソース・ドレインの拡散層υ５）はポリシリコン層の表
面に形成され比熱酸化膜である。次に＠３図（ａ）では
気相成長によりリンを多量に含んだガラス０ηを形成し
ている。これを熱処理により角部の段差を改善する方法
は通常のプロセスである。さらに、第３図（ｅ）では写
真製版によってコンタクト穴があけられて、ここからア
ルミが拡散層０１をつきぬけてシリコンと反応するのを
防ぐためリン拡散が行われる。０ηはどのリン拡散され
た部分を示す。
断面図であり、Ｌ８工化したｎチャネルＭＯ８ＩＦＥＴ
の製造方法に適用した場合の例である。第３図（、）〜
（＋３）までは前記従来とほぼ同じシリコンゲートＭＯ
８製造プロセスである。第３図（ａ）ではシリコン基板
（川にフィールド酸化膜０匂が約１μｍの厚みで形成さ
れる。続いて、第３図（１））ではゲート酸化膜となる
７０ＯＡ位の薄いＳｉｅｇｅ（１３１を形成し、さらに
この上に全面にポリシリコン層Ｈを、例えば気相成長に
よりリンを同時に含ませながら３０００Ａ程度形成する
。このリンのドープはポリシリコン１（１４の形成□後
でもよい。この・ようにして得られたドーグトボリシリ
コン層０４はこの後の適当な熱処理によって、２０ｎ／
’ｏ程贋の抵抗値になる。第３図（ｃ）ではこのポリシ
リコン層を写真製版し、例えば３μｍのゲート長に仕上
げた後、ソースドレインを砒素のイオン注入で形成し、
酸化ふん囲気にさらし念ところを示している。ＩｌＧは
ソース・ドレインの拡散層υ５）はポリシリコン層の表
面に形成され比熱酸化膜である。次に＠３図（ａ）では
気相成長によりリンを多量に含んだガラス０ηを形成し
ている。これを熱処理により角部の段差を改善する方法
は通常のプロセスである。さらに、第３図（ｅ）では写
真製版によってコンタクト穴があけられて、ここからア
ルミが拡散層０１をつきぬけてシリコンと反応するのを
防ぐためリン拡散が行われる。０ηはどのリン拡散され
た部分を示す。
次に、第３図（ｆ）でこの発明の特徴であるレーザ照射
が行われる。レーザは連続発振のＡｒレーザを用い、５
ｗ［度の出力光を２０μｍｌ程度にしぼり、基板を４５
０℃に保持して２５ｃＴＶ／ｓｅａ捏度の速度で走査し
ながら照射する。ポリシリコン層ＩはリンガラスＧηに
よっておおわれている九め、レーザ光を吸収して温度上
昇しても多少の変化に対しては保獲される。このレーザ
パワーのレベルではポリシリコンは浴融せず、固相での
アニールである。但し、アニール時間は約１ｍｓと短い
ものの一度は１４００℃程度まで上昇するため多量の不
活性のリンがポリシリコン内で活性化し、ゲート電極の
シート抵抗は８〜１２Ω４まで低下させることができる
。
が行われる。レーザは連続発振のＡｒレーザを用い、５
ｗ［度の出力光を２０μｍｌ程度にしぼり、基板を４５
０℃に保持して２５ｃＴＶ／ｓｅａ捏度の速度で走査し
ながら照射する。ポリシリコン層ＩはリンガラスＧηに
よっておおわれている九め、レーザ光を吸収して温度上
昇しても多少の変化に対しては保獲される。このレーザ
パワーのレベルではポリシリコンは浴融せず、固相での
アニールである。但し、アニール時間は約１ｍｓと短い
ものの一度は１４００℃程度まで上昇するため多量の不
活性のリンがポリシリコン内で活性化し、ゲート電極の
シート抵抗は８〜１２Ω４まで低下させることができる
。
ＭＯ８ＦＥＴ製造工程ではこの後の熱処理は（ｇ）でア
ルミ配線後の４５Ｃｆｃ程度のシンターとさらに低温で
の裏面の金等のオーミック用金属のシンターを残すのみ
であり、上述の低抵抗はこれらにより不安定番こなるこ
とはない。
ルミ配線後の４５Ｃｆｃ程度のシンターとさらに低温で
の裏面の金等のオーミック用金属のシンターを残すのみ
であり、上述の低抵抗はこれらにより不安定番こなるこ
とはない。
なお、レーザ光の走査はレーザ光自身を走査する方法、
ウェハーを動かして走査する方法のいずれによっても可
能である。
ウェハーを動かして走査する方法のいずれによっても可
能である。
上記実施例においては、光、源としてレーザを用いたが
、特殊なヒーターまたはフラッシュランプ等を短時間照
射しても同じ効果を得ることができる。
、特殊なヒーターまたはフラッシュランプ等を短時間照
射しても同じ効果を得ることができる。
第１図（ａ）〜（ｆ）は従来の半導体装置の一つである
ｎチャネルＭＯ８ＦＥＴの製造工程を示す工程断面図、
第２ｔｌＡはポリ８１層へのリン拡赦時における抵抗の
変化を従来のものと本発明の一実施例゛のものとを比較
して示した曲線図、＃１３図（ａ）〜（ｇ）は本発明の
一実施例としてｎチャネルＭＯ８ＩＰＫＴの製造工程に
適用した場合の工程断面図である。 図中、］ＩｌＧ・・ｐ型基板、（２）・・・フィールド
酸化膜、（３）−・・ゲート酸化膜、（４）・・・ポリ
シリコン層、（５）・・・フォトレジスト、（６）・・
・ソース領域、（７）・・・ドレイン領域、（８］・・
・気相成長によるＥＩｉＯ黛膜、（９）・・・Ａｔ層、
叫・・・表面保護膜、（ｌＯａ）・・・＊極取り出し口
、（川・・・ｐ型基板、α２・・・フィールド酸化膜、
Ｉ・・・ゲート酸化膜、０４・・・リンドープトポリシ
リコン、００・・・熱酸化膜、（１＠−・ｎ型拡散層、
０η・・・気相成長による５１０ｇ膜、（ｌ１ｍ・・・
コンタクトホール、■・・・レーザ光、■υ・・・Ａｔ
層、（４）−・表面保護膜である。 代理人 葛 野、信 − 第１図 第２図 嗜 第３図 （ｆｆｉ） 第３図 （子） 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭１＠−１９１１４７号２
、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称（６０１） 三菱電機株式会社代表者片山仁
八部 ６、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書の第４頁第１２行に「１ｘｌＯＩＯＡ」と
あるのをｒｌｘｌＯ＋ｓ殉」と訂正する。 （２）明細書の第７頁第４行に「形成し、酸化ふん囲気
に」とあるのを「形成し、さらに酸化ふん囲気に」と訂
正する。 以上
ｎチャネルＭＯ８ＦＥＴの製造工程を示す工程断面図、
第２ｔｌＡはポリ８１層へのリン拡赦時における抵抗の
変化を従来のものと本発明の一実施例゛のものとを比較
して示した曲線図、＃１３図（ａ）〜（ｇ）は本発明の
一実施例としてｎチャネルＭＯ８ＩＰＫＴの製造工程に
適用した場合の工程断面図である。 図中、］ＩｌＧ・・ｐ型基板、（２）・・・フィールド
酸化膜、（３）−・・ゲート酸化膜、（４）・・・ポリ
シリコン層、（５）・・・フォトレジスト、（６）・・
・ソース領域、（７）・・・ドレイン領域、（８］・・
・気相成長によるＥＩｉＯ黛膜、（９）・・・Ａｔ層、
叫・・・表面保護膜、（ｌＯａ）・・・＊極取り出し口
、（川・・・ｐ型基板、α２・・・フィールド酸化膜、
Ｉ・・・ゲート酸化膜、０４・・・リンドープトポリシ
リコン、００・・・熱酸化膜、（１＠−・ｎ型拡散層、
０η・・・気相成長による５１０ｇ膜、（ｌ１ｍ・・・
コンタクトホール、■・・・レーザ光、■υ・・・Ａｔ
層、（４）−・表面保護膜である。 代理人 葛 野、信 − 第１図 第２図 嗜 第３図 （ｆｆｉ） 第３図 （子） 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭１＠−１９１１４７号２
、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称（６０１） 三菱電機株式会社代表者片山仁
八部 ６、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書の第４頁第１２行に「１ｘｌＯＩＯＡ」と
あるのをｒｌｘｌＯ＋ｓ殉」と訂正する。 （２）明細書の第７頁第４行に「形成し、酸化ふん囲気
に」とあるのを「形成し、さらに酸化ふん囲気に」と訂
正する。 以上
Claims (1)
- 【特許請求の範囲】 （１１電極或いは配線となる多結晶シリコン層を用いて
半導体装置を製造するに際し、前記多結晶シリコン層を
形成時に該多結晶シリコン層に不純物がドーピングされ
ており、かつこの多結晶シリコ／層をバクー二ングした
後にレーザ光または電子ビーム等エネルギー線を照射す
ることを特徴とする半導体装置の製造方法。 （２） 前記多結晶シリコン層へのドーピングを多結
晶シリコン層の形成後に行うことを特徴とする特許請求
の範囲５ｇ１項記載の半導体装置の製造方法。 “（３） 前記多結晶シリコン層が熱酸化、またはＣ
ＶＤ等の方法で被＃ｔさせられた＃ｌＩ４体層におおわ
れた後レーザ光または電子ビーム等のエネルギー線を照
射することを特徴とする特＃！Ｆ請求の範囲第１項記載
の半導体装置の製造方法。 （４） レーザ光としては大出力で連続発振するもの
を用い、ミラーを用いて走査するかあるいはウェハーを
動かして全面を走査することを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191147A JPS5892266A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191147A JPS5892266A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5892266A true JPS5892266A (ja) | 1983-06-01 |
Family
ID=16269671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56191147A Pending JPS5892266A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892266A (ja) |
-
1981
- 1981-11-27 JP JP56191147A patent/JPS5892266A/ja active Pending
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