JPS6356711B2 - - Google Patents
Info
- Publication number
- JPS6356711B2 JPS6356711B2 JP56149990A JP14999081A JPS6356711B2 JP S6356711 B2 JPS6356711 B2 JP S6356711B2 JP 56149990 A JP56149990 A JP 56149990A JP 14999081 A JP14999081 A JP 14999081A JP S6356711 B2 JPS6356711 B2 JP S6356711B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gallium arsenide
- source
- forming
- electron
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/50—Physical imperfections
- H10D62/53—Physical imperfections the imperfections being within the semiconductor body
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関する。詳し
くは、本特許出願の出願人のなした特許出願（特
願昭55−82035号）に係る高電子移動度トランジ
スタの製造方法の改良に関する。
くは、本特許出願の出願人のなした特許出願（特
願昭55−82035号）に係る高電子移動度トランジ
スタの製造方法の改良に関する。
高電子移動度トランジスタとは電子親和力の相
異なる２種の半導体を接合することにより形成さ
れる一つのヘテロ接合面の近傍に発生する電子蓄
積層（二次元電子ガス）の電子濃度を制御電極に
印加される電圧によつて制御して、制御電極を挾
んで設けられた１対の出力電極間に前記の電子蓄
積層（二次元電子ガス）によつて形成される導電
路のインピーダンスを制御する能動的半導体装置
をいう。
異なる２種の半導体を接合することにより形成さ
れる一つのヘテロ接合面の近傍に発生する電子蓄
積層（二次元電子ガス）の電子濃度を制御電極に
印加される電圧によつて制御して、制御電極を挾
んで設けられた１対の出力電極間に前記の電子蓄
積層（二次元電子ガス）によつて形成される導電
路のインピーダンスを制御する能動的半導体装置
をいう。
高電子移動度トランジスタの大きな特徴は、上
記の電子蓄積層（二次元電子ガス）の電子移動度
が、不純物散乱による効果が電子移動度を抑制す
る主因となるような低い温度例えば77〓におい
て、極めて大きくなることである。上記の電子蓄
積層（二次元電子ガス）は、不純物ドープを必要
としない電子親和力の大きな半導体層（チヤンネ
ル層）中ではあるが、ヘテロ接合のごく近傍に、
ごく薄く、約100Å以内の範囲に発生するので、
不純物ドープを必要とする電子親和力の小さな半
導体よりなる層（電子供給層）から空間的に分離
され、その電子移動度は不純物散乱によつて影響
されない。そこで、この不純物散乱による効果が
電子移動度の増大を阻むこととなるような低温に
おいて、極めて大きな電子移動度が実現されるこ
とになる。この電子移動度の改善は通常のＮ型
（１×1017cm-3）GaAsに比して10倍程度又はそれ
以上であることが実験的に確認されている。
記の電子蓄積層（二次元電子ガス）の電子移動度
が、不純物散乱による効果が電子移動度を抑制す
る主因となるような低い温度例えば77〓におい
て、極めて大きくなることである。上記の電子蓄
積層（二次元電子ガス）は、不純物ドープを必要
としない電子親和力の大きな半導体層（チヤンネ
ル層）中ではあるが、ヘテロ接合のごく近傍に、
ごく薄く、約100Å以内の範囲に発生するので、
不純物ドープを必要とする電子親和力の小さな半
導体よりなる層（電子供給層）から空間的に分離
され、その電子移動度は不純物散乱によつて影響
されない。そこで、この不純物散乱による効果が
電子移動度の増大を阻むこととなるような低温に
おいて、極めて大きな電子移動度が実現されるこ
とになる。この電子移動度の改善は通常のＮ型
（１×1017cm-3）GaAsに比して10倍程度又はそれ
以上であることが実験的に確認されている。
高電子移動度トランジスタを構成しうる半導体
の組み合せは、格子定数が近似しており、電子親
和力の差が大きく、かつエネルギーギヤツプの差
が大きいという条件を満足すればたりるのでいく
つか存在する。そのうち、本発明はＮ型のアルミ
ニユウムガリユウム砒素（AlGaAs）を電子供給
層としノンドープの砒化ガリユウム（GaAs）を
チヤンネル層とする場合の改良である。
の組み合せは、格子定数が近似しており、電子親
和力の差が大きく、かつエネルギーギヤツプの差
が大きいという条件を満足すればたりるのでいく
つか存在する。そのうち、本発明はＮ型のアルミ
ニユウムガリユウム砒素（AlGaAs）を電子供給
層としノンドープの砒化ガリユウム（GaAs）を
チヤンネル層とする場合の改良である。
又、高電子移動度トランジスタは、電子親和力
の大きな半導体層（チヤンネル層）を上層にする
か下層にするかにより２種類に分類され、前者に
あつては、電子親和力の大きな半導体層（チヤン
ネル層）の金属学的厚さと電子親和力の小さな半
導体層（電子供給層）の金属学的厚さとの比が、
層構造によつて決定される特定の値より大きいか
小さいかにより、ノーマリオン型（デプレツシヨ
ンモード）又はノーマリオフ型（エンハンスメン
トモード）となる。又後者にあつては、電子親和
力の小さな半導体層（電子供給層）の金属学的厚
さが、層構造によつて決定される特定の値より大
きいか小さいかによりノーマリオン型又はノーマ
リオフ型となる。そのうち、本発明はチヤンネル
層が下層で供給層が上層である場合の改良であ
る。
の大きな半導体層（チヤンネル層）を上層にする
か下層にするかにより２種類に分類され、前者に
あつては、電子親和力の大きな半導体層（チヤン
ネル層）の金属学的厚さと電子親和力の小さな半
導体層（電子供給層）の金属学的厚さとの比が、
層構造によつて決定される特定の値より大きいか
小さいかにより、ノーマリオン型（デプレツシヨ
ンモード）又はノーマリオフ型（エンハンスメン
トモード）となる。又後者にあつては、電子親和
力の小さな半導体層（電子供給層）の金属学的厚
さが、層構造によつて決定される特定の値より大
きいか小さいかによりノーマリオン型又はノーマ
リオフ型となる。そのうち、本発明はチヤンネル
層が下層で供給層が上層である場合の改良であ
る。
かかる構成を有する高電子移動度トランジスタ
にあつて、ソース・ドレイン電極と導電媒体であ
る電子蓄積層（二次元電子ガス）との導通は、従
来、金／金ゲルマニユウム（Au／AuGe）等の
ソース・ドレイン電極形成材の合金化によつてな
されていたが、アルミニユウムガリユウム砒素
（AlGaAs）はオーミツク接触が形成しにくい半
導体であるから、特にソース・ドレイン電極が附
着される層がアルミニユウムガリユウム砒素
（AlGaAs）である場合、満足すべき結果が得ら
れていなかつた。そこで、この電子供給層である
アルミニユウムガリユウム砒素（AlGaAs）層と
チヤンネル層である砒化ガリユウム（GaAs）層
の一部とを除去し、チヤンネル層である砒化ガリ
ユウム（GaAs）層上に直接ソース・ドレイン電
極を形成する手法が採られていたが、この場合当
然メサ型となるため、集積化の妨げになるという
欠点があつた。
にあつて、ソース・ドレイン電極と導電媒体であ
る電子蓄積層（二次元電子ガス）との導通は、従
来、金／金ゲルマニユウム（Au／AuGe）等の
ソース・ドレイン電極形成材の合金化によつてな
されていたが、アルミニユウムガリユウム砒素
（AlGaAs）はオーミツク接触が形成しにくい半
導体であるから、特にソース・ドレイン電極が附
着される層がアルミニユウムガリユウム砒素
（AlGaAs）である場合、満足すべき結果が得ら
れていなかつた。そこで、この電子供給層である
アルミニユウムガリユウム砒素（AlGaAs）層と
チヤンネル層である砒化ガリユウム（GaAs）層
の一部とを除去し、チヤンネル層である砒化ガリ
ユウム（GaAs）層上に直接ソース・ドレイン電
極を形成する手法が採られていたが、この場合当
然メサ型となるため、集積化の妨げになるという
欠点があつた。
本発明の目的はこの欠点を解消することにあ
り、Ｎ型のアルミニユウムガリユウム砒素
（AlGaAs）の単結晶層よりなる電子供給層を上
層とし、実質的に不純物を含有しない砒化ガリユ
ウム（GaAs）の単結晶層よりなるチヤンネル層
を下層とするプレーナ型の高電子移動度トランジ
スタにおいて、ソース・ドレイン領域のコンタク
ト抵抗の低い高電子移動度トランジスタの製造方
法を提供することにある。
り、Ｎ型のアルミニユウムガリユウム砒素
（AlGaAs）の単結晶層よりなる電子供給層を上
層とし、実質的に不純物を含有しない砒化ガリユ
ウム（GaAs）の単結晶層よりなるチヤンネル層
を下層とするプレーナ型の高電子移動度トランジ
スタにおいて、ソース・ドレイン領域のコンタク
ト抵抗の低い高電子移動度トランジスタの製造方
法を提供することにある。
その要旨は、クローム（Cr）等がドープされ
半絶縁性の砒化ガリユウム（GaAs）よりなる基
板上に、モレキユラービームエピタキシヤル成長
法を使用して実質的に不純物を含有しない砒化ガ
リユウム（GaAs）単結晶層よりなるチヤンネル
層と、不純物を含有しないアルミニユウムガリユ
ウム砒素（AlGaAs）単結晶層よりなるバツフア
層とＮ型のアルミニユウムガリユウム砒素
（AlGaAs）単結晶層よりなる電子供給層とをつ
づけて形成し、その最上層であるアルミニユウム
ガリユウム砒素（AlGaAs）単結晶層上のソー
ス・ドレイン形成領域以外の領域にマスクを形成
し、このマスクを使用して、選択的に前記ソー
ス・ドレイン形成領域にて、前記電子供給層から
チヤンネル層に至るまでの深さに欠陥を発生させ
るためのプロトン（H+）を注入し、この領域の
アルミニユウムガリユウム砒素（AlGaAs）層と
砒化ガリユウム（GaAs）層とに欠陥を発生させ
てから、上記のマスクを除去しそれに代えて窒化
アルミニユウム（AlN）層よりなる保護膜を全
面に形成し、700℃程度の温度で熱処理を施こし、
前工程で結晶欠陥を発生させた領域のアルミニユ
ウムガリユウム砒素（AlGaAs）層から、Ｎ型不
純物であるシリコン（Si）を、対接する領域の、
ひとしく結晶欠陥を含む砒化ガリユウム
（GaAs）層中に増速拡散させ、アルミニユウム
ガリユウム砒素（AlGaAs）層と砒化ガリユウム
（GaAs）層との間のコンタクト抵抗を減少させ
てから、上記の窒化アルミニユウム（AlN）よ
りなる保護膜を除去し、以下通常の手法をもつて
金／金ゲルマニユウム（Au／AuGe）等よりな
るソース・ドレイン電極を形成の上これを合金化
してコンタクト抵抗の低いソース・ドレイン電極
を形成し、つづいて、ソース・ドレイン電極に挾
まれたゲート電極形成領域に通常の手法をもつて
ゲート電極を形成することにある。プロトン注入
の条件は注入されるイオンの有する加速エネルギ
ーと注入されるイオンの到達する深さに関する
「LSS理論」にもとづき、アルミニユウムガリユ
ウム砒素（AlGaAs）よりなる電子供給層とバツ
フア層との厚さを考慮の上、注入されるイオンの
密度がバツフア層とチヤンネル層との界面附近に
おいて最大となるように選択すればよい。更に具
体的には上記アルミニユウムガリユウム砒素
（AlGaAs）層の厚さが0.2μｍの場合、50KeV程
度以上の加速エネルギーをもつてイオン注入する
ことが望ましい。又、チヤンネル層と電子供給層
との間に介在するバツフア層の機能は、ソース・
ドレイン領域にシリコン（Si）を増速拡散させる
ためになす700℃程度の熱処理において、ゲート
領域下部のチヤンネル層に電子供給層から不純物
が拡散して電子蓄積層（二次元電子ガス）の電子
移動度が減少することを防止することにある。
半絶縁性の砒化ガリユウム（GaAs）よりなる基
板上に、モレキユラービームエピタキシヤル成長
法を使用して実質的に不純物を含有しない砒化ガ
リユウム（GaAs）単結晶層よりなるチヤンネル
層と、不純物を含有しないアルミニユウムガリユ
ウム砒素（AlGaAs）単結晶層よりなるバツフア
層とＮ型のアルミニユウムガリユウム砒素
（AlGaAs）単結晶層よりなる電子供給層とをつ
づけて形成し、その最上層であるアルミニユウム
ガリユウム砒素（AlGaAs）単結晶層上のソー
ス・ドレイン形成領域以外の領域にマスクを形成
し、このマスクを使用して、選択的に前記ソー
ス・ドレイン形成領域にて、前記電子供給層から
チヤンネル層に至るまでの深さに欠陥を発生させ
るためのプロトン（H+）を注入し、この領域の
アルミニユウムガリユウム砒素（AlGaAs）層と
砒化ガリユウム（GaAs）層とに欠陥を発生させ
てから、上記のマスクを除去しそれに代えて窒化
アルミニユウム（AlN）層よりなる保護膜を全
面に形成し、700℃程度の温度で熱処理を施こし、
前工程で結晶欠陥を発生させた領域のアルミニユ
ウムガリユウム砒素（AlGaAs）層から、Ｎ型不
純物であるシリコン（Si）を、対接する領域の、
ひとしく結晶欠陥を含む砒化ガリユウム
（GaAs）層中に増速拡散させ、アルミニユウム
ガリユウム砒素（AlGaAs）層と砒化ガリユウム
（GaAs）層との間のコンタクト抵抗を減少させ
てから、上記の窒化アルミニユウム（AlN）よ
りなる保護膜を除去し、以下通常の手法をもつて
金／金ゲルマニユウム（Au／AuGe）等よりな
るソース・ドレイン電極を形成の上これを合金化
してコンタクト抵抗の低いソース・ドレイン電極
を形成し、つづいて、ソース・ドレイン電極に挾
まれたゲート電極形成領域に通常の手法をもつて
ゲート電極を形成することにある。プロトン注入
の条件は注入されるイオンの有する加速エネルギ
ーと注入されるイオンの到達する深さに関する
「LSS理論」にもとづき、アルミニユウムガリユ
ウム砒素（AlGaAs）よりなる電子供給層とバツ
フア層との厚さを考慮の上、注入されるイオンの
密度がバツフア層とチヤンネル層との界面附近に
おいて最大となるように選択すればよい。更に具
体的には上記アルミニユウムガリユウム砒素
（AlGaAs）層の厚さが0.2μｍの場合、50KeV程
度以上の加速エネルギーをもつてイオン注入する
ことが望ましい。又、チヤンネル層と電子供給層
との間に介在するバツフア層の機能は、ソース・
ドレイン領域にシリコン（Si）を増速拡散させる
ためになす700℃程度の熱処理において、ゲート
領域下部のチヤンネル層に電子供給層から不純物
が拡散して電子蓄積層（二次元電子ガス）の電子
移動度が減少することを防止することにある。
以下、図面を参照しつつ、本発明の一実施例に
係る半導体装置具体的には高電子移動度トランジ
スタの製造方法を説明し、本発明の構成と特有の
効果とを明らかにする。
係る半導体装置具体的には高電子移動度トランジ
スタの製造方法を説明し、本発明の構成と特有の
効果とを明らかにする。
第１図参照
モレキユラービームエピタキシヤル成長法を使
用して、クローム（Cr）等のドープされた半絶
縁性砒化ガリユウム（GaAs）基板１上に、ノン
ドープの砒化ガリユウム（GaAs）層（チヤンネ
ル層）２と、ノンドープで50〜60Å程度の厚さを
有するアルミニユウムガリユウム砒素
（AlGaAs）層（バツフア層）３と、シリコン
（Si）が1018／cm3程度にドープされ厚さが0.2μｍ
程度のアルミニユウムガリユウム砒素
（AlGaAs）層（電子供給層）４とをつづけて形
成する。バツフア層３の機能は上記のとおり、モ
レキユラービームエピタキシヤル成長工程中と熱
処理工程中にゲート下部領域での不純物拡散を防
止することにある。
用して、クローム（Cr）等のドープされた半絶
縁性砒化ガリユウム（GaAs）基板１上に、ノン
ドープの砒化ガリユウム（GaAs）層（チヤンネ
ル層）２と、ノンドープで50〜60Å程度の厚さを
有するアルミニユウムガリユウム砒素
（AlGaAs）層（バツフア層）３と、シリコン
（Si）が1018／cm3程度にドープされ厚さが0.2μｍ
程度のアルミニユウムガリユウム砒素
（AlGaAs）層（電子供給層）４とをつづけて形
成する。バツフア層３の機能は上記のとおり、モ
レキユラービームエピタキシヤル成長工程中と熱
処理工程中にゲート下部領域での不純物拡散を防
止することにある。
第２図参照
フオトリソグラフイー法を使用して、ソース・
ドレイン領域を除いて電子供給層４上にマスク層
５を形成し、50KeV程度のエネルギーと１×
1016／cm2程度のドーズ量をもつてプロトン（H+）
を注入する。このエネルギーによつてバツフア層
３とチヤンネル層２との界面近辺に最大量の結晶
欠陥を含む領域６が発生する。
ドレイン領域を除いて電子供給層４上にマスク層
５を形成し、50KeV程度のエネルギーと１×
1016／cm2程度のドーズ量をもつてプロトン（H+）
を注入する。このエネルギーによつてバツフア層
３とチヤンネル層２との界面近辺に最大量の結晶
欠陥を含む領域６が発生する。
第３図参照
マスク層５を除去した後、スパツタリングによ
つて厚さ1000Å程度の窒化アルミニユウム
（AlN）よりなる保護膜７を形成して700℃程度
の温度で熱処理する。この保護膜７が存在しない
と電子供給層４をなすアルミニユウムガリユウム
砒素（AlGaAs）の砒素（As）が昇華したりして
電子供給層４を破損する。この熱処理工程におい
て、前工程で結晶欠陥の発生した領域６の砒化ガ
リユウム（GaAs）領域でＮ型不純物であるシリ
コン（Si）が増速拡散して、Ｎ型の砒化ガリユウ
ム（GaAs）領域６′が形成され、このソース・
ドレイン形成領域において電子供給層４とチヤン
ネル層２との間のコンタクト抵抗が低下する。
つて厚さ1000Å程度の窒化アルミニユウム
（AlN）よりなる保護膜７を形成して700℃程度
の温度で熱処理する。この保護膜７が存在しない
と電子供給層４をなすアルミニユウムガリユウム
砒素（AlGaAs）の砒素（As）が昇華したりして
電子供給層４を破損する。この熱処理工程におい
て、前工程で結晶欠陥の発生した領域６の砒化ガ
リユウム（GaAs）領域でＮ型不純物であるシリ
コン（Si）が増速拡散して、Ｎ型の砒化ガリユウ
ム（GaAs）領域６′が形成され、このソース・
ドレイン形成領域において電子供給層４とチヤン
ネル層２との間のコンタクト抵抗が低下する。
第４図参照
保護膜７を熱燐酸（H3PO4）等を使用して溶
融除去した後、再びフオトリソグラフイー法を使
用してソース・ドレイン領域以外の電子供給層４
上領域をマスク８をもつて覆い、金／金ゲルマニ
ユウム（Au／AuGe）等の金属層９を蒸着して
これを400〜450℃で合金化する。上記の工程で、
Ｎ型の砒化ガリユウム（GaAs）領域６′がすで
に形成されているので、ソース・ドレイン形成領
域においては、金／金ゲルマニユウム（Au／
AuGe）層９と電子蓄積層（二次元電子ガス）と
のコンタクト抵抗は非常に低くなる。
融除去した後、再びフオトリソグラフイー法を使
用してソース・ドレイン領域以外の電子供給層４
上領域をマスク８をもつて覆い、金／金ゲルマニ
ユウム（Au／AuGe）等の金属層９を蒸着して
これを400〜450℃で合金化する。上記の工程で、
Ｎ型の砒化ガリユウム（GaAs）領域６′がすで
に形成されているので、ソース・ドレイン形成領
域においては、金／金ゲルマニユウム（Au／
AuGe）層９と電子蓄積層（二次元電子ガス）と
のコンタクト抵抗は非常に低くなる。
第５図参照
ソース・ドレイン領域上以外からマスク層８と
その上に形成された金／金ゲルマニユウム
（Au／AuGe）層９とを除去して、ソース・ドレ
イン電極９を完成する。
その上に形成された金／金ゲルマニユウム
（Au／AuGe）層９とを除去して、ソース・ドレ
イン電極９を完成する。
第６図参照
フオトリソグラフイー法を使用してゲート形成
領域上以外をマスク（図示せず。）で覆い、アル
ミニユウム（Al）等を蒸着の後、リフトオフ法
でゲート領域上以外からマスクとアルミニユウム
（Al）層とを除去し、ゲート１０を完成する。
領域上以外をマスク（図示せず。）で覆い、アル
ミニユウム（Al）等を蒸着の後、リフトオフ法
でゲート領域上以外からマスクとアルミニユウム
（Al）層とを除去し、ゲート１０を完成する。
以上説明せるとおり、本発明によれば、Ｎ型の
アルミニユウムガリユウム砒素（AlGaAs）の単
結晶層よりなる電子供給層を上層とし、実質的に
不純物を含有しない砒化ガリユウム（GaAs）の
単結晶層よりなるチヤンネル層を下層とするプレ
ーナ型の高電子移動度トランジスタにおいて、ソ
ース・ドレイン形成領域の電子供給層とチヤンネ
ル層との界面近傍にプロトン（H+）注入をなし
て意識的に結晶欠陥を作成し、ソース・ドレイン
形成領域のチヤンネル層中に電子供給層中からＮ
型不純物を増速拡散させた後、ソース・ドレイン
電極の形成と合金化とをなすことを特徴とする、
ソース・ドレイン領域のコンタクト抵抗の低い高
電子移動度トランジスタを製造する方法を提供す
ることができる。
アルミニユウムガリユウム砒素（AlGaAs）の単
結晶層よりなる電子供給層を上層とし、実質的に
不純物を含有しない砒化ガリユウム（GaAs）の
単結晶層よりなるチヤンネル層を下層とするプレ
ーナ型の高電子移動度トランジスタにおいて、ソ
ース・ドレイン形成領域の電子供給層とチヤンネ
ル層との界面近傍にプロトン（H+）注入をなし
て意識的に結晶欠陥を作成し、ソース・ドレイン
形成領域のチヤンネル層中に電子供給層中からＮ
型不純物を増速拡散させた後、ソース・ドレイン
電極の形成と合金化とをなすことを特徴とする、
ソース・ドレイン領域のコンタクト抵抗の低い高
電子移動度トランジスタを製造する方法を提供す
ることができる。
第１，２，３，４，５，６図は本発明の一実施
例に係る半導体装置具体的にはプレーナ型高電子
移動度トランジスタの主要工程における基板断面
図である。 １……クロームドープされた半絶縁性砒化ガリ
ユウム基板、２……チヤンネル層（実質的に不純
物を含有しないガリユウム砒素単結晶層）、３…
…バツフア層（実質的に不純物を含有しないアル
ミニユウムガリユウム砒素層）、４……電子供給
層（Ｎ型のアルミニユウムガリユウム砒素層）、
５……マスク層（フオトレジスト層）、６……大
量に結晶欠陥を含む領域、６′……Ｎ型の砒化ガ
リユウム領域、７……窒化アルミニユウムよりな
る保護膜、８……マスク層（フオトレジスト層）、
９……ソース・ドレイン電極層（金／金ゲルマニ
ユウム層）、１０……ゲート電極層（アルミニユ
ウム層）。
例に係る半導体装置具体的にはプレーナ型高電子
移動度トランジスタの主要工程における基板断面
図である。 １……クロームドープされた半絶縁性砒化ガリ
ユウム基板、２……チヤンネル層（実質的に不純
物を含有しないガリユウム砒素単結晶層）、３…
…バツフア層（実質的に不純物を含有しないアル
ミニユウムガリユウム砒素層）、４……電子供給
層（Ｎ型のアルミニユウムガリユウム砒素層）、
５……マスク層（フオトレジスト層）、６……大
量に結晶欠陥を含む領域、６′……Ｎ型の砒化ガ
リユウム領域、７……窒化アルミニユウムよりな
る保護膜、８……マスク層（フオトレジスト層）、
９……ソース・ドレイン電極層（金／金ゲルマニ
ユウム層）、１０……ゲート電極層（アルミニユ
ウム層）。
Claims (1)
- １ 半絶縁性の砒化ガリユウムよりなる基板上に
実質的に不純物を含有しない砒化ガリユウムの単
結晶層よりなるチヤンネル層を形成し、該チヤン
ネル層上に実質的に不純物を含有しないアルミニ
ユウムガリユウム砒素の単結晶層よりなるバツフ
ア層を形成し、該バツフア層上にＮ型のアルミニ
ユウムガリユウム砒素の単結晶よりなる電子供給
層を形成し、前記電子供給層のソース・ドレイン
形成領域以外の領域上にマスクを形成し、該マス
クを使用して選択的に前記ソース・ドレイン形成
領域にて、前記電子供給層からチヤンネル層に至
るまでの深さに欠陥を発生させるためのプロトン
を注入し、その後プロトン注入領域で不純物拡散
が生じるのに十分な温度をもつて熱処理を施した
後、前記電子供給層のソース・ドレイン形成領域
上にソース・ドレイン電極を形成し、該ソース・
ドレイン電極に挟まれたゲート電極形成領域に金
属層を形成してゲート電極を完成する工程よりな
る、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149990A JPS5851575A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56149990A JPS5851575A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5851575A JPS5851575A (ja) | 1983-03-26 |
| JPS6356711B2 true JPS6356711B2 (ja) | 1988-11-09 |
Family
ID=15487049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56149990A Granted JPS5851575A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851575A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0614563B2 (ja) * | 1985-04-15 | 1994-02-23 | 猛 小林 | 半導体装置 |
| US5381027A (en) * | 1988-01-26 | 1995-01-10 | Hitachi, Ltd. | Semiconductor device having a heterojunction and a two dimensional gas as an active layer |
| EP2953167A1 (en) | 2014-06-05 | 2015-12-09 | Nxp B.V. | Semiconductor heterojunction device |
| EP3195364A4 (en) | 2014-09-18 | 2018-04-25 | Intel Corporation | Wurtzite heteroepitaxial structures with inclined sidewall facets for defect propagation control in silicon cmos-compatible semiconductor devices |
| CN106796952B (zh) | 2014-09-25 | 2020-11-06 | 英特尔公司 | 独立式硅台面上的ⅲ-n族外延器件结构 |
| EP3213350A4 (en) * | 2014-10-30 | 2018-06-13 | Intel Corporation | Source/drain regrowth for low contact resistance to 2d electron gas in gallium nitride transistors |
| US10056456B2 (en) | 2014-12-18 | 2018-08-21 | Intel Corporation | N-channel gallium nitride transistors |
| US11233053B2 (en) | 2017-09-29 | 2022-01-25 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
| US12125888B2 (en) | 2017-09-29 | 2024-10-22 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
| CN109841676A (zh) * | 2019-03-21 | 2019-06-04 | 华南理工大学 | 辅助掺杂实现常关型GaN HEMT器件及其制备方法 |
-
1981
- 1981-09-22 JP JP56149990A patent/JPS5851575A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5851575A (ja) | 1983-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60189268A (ja) | 半導体装置 | |
| JPS6353710B2 (ja) | ||
| JPS6356711B2 (ja) | ||
| JPH0324782B2 (ja) | ||
| JPH0259624B2 (ja) | ||
| JPS6356710B2 (ja) | ||
| US5381027A (en) | Semiconductor device having a heterojunction and a two dimensional gas as an active layer | |
| JP4050128B2 (ja) | ヘテロ接合電界効果型トランジスタ及びその製造方法 | |
| JPS6353711B2 (ja) | ||
| JPS6354231B2 (ja) | ||
| JPS5851573A (ja) | 半導体装置 | |
| JPS5853863A (ja) | 半導体装置の製造方法 | |
| JP2708492B2 (ja) | 半導体装置の製造方法 | |
| JPH0226781B2 (ja) | ||
| JP2728427B2 (ja) | 電界効果型トランジスタとその製法 | |
| JPS6353708B2 (ja) | ||
| JPS6068661A (ja) | 半導体装置 | |
| JP2514948B2 (ja) | 半導体装置の製造方法 | |
| JP3024172B2 (ja) | 半導体装置およびその製造方法 | |
| JPS60136264A (ja) | 半導体装置の製造方法 | |
| JPS5916381A (ja) | 半導体装置の製造方法 | |
| JPS60134480A (ja) | 半導体装置 | |
| JPH01225169A (ja) | Ｍｅｓｆｅｔの製造方法 | |
| JPH084141B2 (ja) | 電界効果トランジスタ | |
| JPH0312770B2 (ja) |