JPS60194552A - 混成集積回路装置 - Google Patents

混成集積回路装置

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Publication number
JPS60194552A
JPS60194552A JP59050407A JP5040784A JPS60194552A JP S60194552 A JPS60194552 A JP S60194552A JP 59050407 A JP59050407 A JP 59050407A JP 5040784 A JP5040784 A JP 5040784A JP S60194552 A JPS60194552 A JP S60194552A
Authority
JP
Japan
Prior art keywords
circuit
resin
alumina
sintered
sealed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59050407A
Other languages
English (en)
Inventor
Naoharu Senba
仙波　直治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP59050407A priority Critical patent/JPS60194552A/ja
Publication of JPS60194552A publication Critical patent/JPS60194552A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は樹脂封止されたベースリボン方式の混成集積回
路装置に関するものである。
従来のかかる混成集積回路装置は第１図の断面図に示す
ように本体（セラミック）１に薄膜あるいは厚膜回路２
を形成させ、爽に能動素子３及び受動素子４を搭載し、
必要に応じ金属細線５を用いて配線する、能動素子保護
のため、ＪＣＲ６を塗布し、引出しリード９をはんだ８
を用いて接続している。更に外装７を施した構造となっ
ている。
しかしながらこのような構造では、本体がセラミックの
ため、寸法精度が悪い。外装後の寸法精度が悪い等が存
在するために組立、検査工程の自動化が難しく、且つ、
設備機構が複雑になるために設備投資額が大きくなると
ともに稼動率も悪くなる。従って割高な混成集積回路装
置の製造をすることになる。
本発明は前述したような、従来構造の問題点を解消する
ことを目的とした混成集積回路装置を提供するものであ
る。
本発明によれば金属製ベースリボンのアイランド部にＡ
ＡｔＯｓ（アルミナ）を焼結させ、この上面に薄膜ある
いは厚膜の回路を形成し、更にこの回路に受動素子と能
動素子を搭載し、はんだ、接着剤等で接着するとともに
必要に応じ金属？！４８ｍを用いて配線を実施し、全体
をトランスファーモールド方式によシ樹脂封止すること
によシ、従来のアルミナ基板を用いた混成集積回路よシ
も、更に、量産性の向上、安価な混成集積回路を提供す
ることを可能にしたベースリボン方式の混成集積回路装
置が得られる。
本発明を図面に基づき詳細に説明すると、第２図は本発
明の一実施例を示す平面図である。第３図は第２図のＡ
−Ａ断面図である。金属製ベースリボン１０にＡＡｉ２
０ｓ（アルミナ）１２を焼結させ、この上に薄膜あるい
は厚膜・回路１３を形成し、更にこの回路に受動素子１
４．１５と能動子１６゜１７を搭載し、はんだ、接着剤
１８等で接着するとともに必要に応じ、金属細線１１を
用いて配線を行い、全体をトランスファーモールド方式
によシ樹脂１９で封止を行い、混成集積回路を製造する
。本発明は以上説明したように本体（セラミック）のベ
ースリボン化による寸法精度の向上、トランスファーそ
−ルド方式の樹脂封止化による外形寸法の精度向上によ
シ、前述したような従来の混成集積回路の問題点が解決
され、組立〜検査工程の一貫した全自動化が容易となり
、安価な混成集積回路を提供することを可能にするもの
である。
【図面の簡単な説明】
第１図は、従来の混成集積回路の断面図である。 第２図は本発明による一実施例を示す平面図であシ、第
３図は第２図のＡ−Ａ断面図である。 １・・・・・・本体（セラミック）、２・・・・・・薄
膜、厚膜回路、３・・・・・・能動素子、４・・・・・
・受動素子、５・・・・・・金属細線、６・・・・・・
ＪＣＲ，７・・・・・・外装樹脂、８・・・・・・はん
だ、９・・・・・・引出リード、１０・・・・・・金属
製ベースリボン、１１・・・・・・金属細線、１２・・
・・・・ｈｌｔｏ。 （アルミナ）、１３・・・・・・薄膜、厚膜回路、１４
・・・・・・受動素子、１５・・・・・・受動素子、１
６・・・・・・能動素子、１７・・・・・・能動素子、
１８・・・・・・はんだ、接着剤、１９・・・・・・樹
脂。

Claims (1)

    【特許請求の範囲】
  1. 金属製ベースリボンのアイランド部にＡＩ、０゜（アル
    ミナ）を焼結させ、この上面に回路を形成し、更にこの
    回路に回路素子を搭載し、全体を樹脂封止したことを％
    敵とする混成集積回路装置。
JP59050407A 1984-03-16 1984-03-16 混成集積回路装置 Pending JPS60194552A (ja)

Priority Applications (1)

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JP59050407A JPS60194552A (ja) 1984-03-16 1984-03-16 混成集積回路装置

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JP59050407A JPS60194552A (ja) 1984-03-16 1984-03-16 混成集積回路装置

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Publication Number Publication Date
JPS60194552A true JPS60194552A (ja) 1985-10-03

Family

ID=12858009

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Application Number Title Priority Date Filing Date
JP59050407A Pending JPS60194552A (ja) 1984-03-16 1984-03-16 混成集積回路装置

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JP (1) JPS60194552A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01134882A (ja) * 1987-11-18 1989-05-26 Ibiden Co Ltd 混成ｉｃ基板装置
JPH01293557A (ja) * 1988-05-20 1989-11-27 Mitsubishi Electric Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01134882A (ja) * 1987-11-18 1989-05-26 Ibiden Co Ltd 混成ｉｃ基板装置
JPH01293557A (ja) * 1988-05-20 1989-11-27 Mitsubishi Electric Corp 半導体装置

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