JPS60258965A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60258965A JPS60258965A JP59114562A JP11456284A JPS60258965A JP S60258965 A JPS60258965 A JP S60258965A JP 59114562 A JP59114562 A JP 59114562A JP 11456284 A JP11456284 A JP 11456284A JP S60258965 A JPS60258965 A JP S60258965A
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- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- layer
- oxide film
- polycrystalline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
- H10P32/1408—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers
- H10P32/1414—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers the applied layer being silicon, silicide or SIPOS, e.g. polysilicon or porous silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0113—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors the conductive layers comprising highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/17—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material
- H10P32/171—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material being group IV material
Landscapes
- Bipolar Transistors (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の製造方法に係り、特に精度が高く
、両現性の良い微細素子の製造に好適な半導体装置の製
法に関する。
、両現性の良い微細素子の製造に好適な半導体装置の製
法に関する。
半導体装置の集積密度の向上にともない、占有面積の減
少と形成精度の向上を目的として、各種自己整合技術が
提案されている。しかし従来の自己整合技術を取り入れ
たトランジスタの製造方法では微細パターンの形成にサ
イドエッチによる幅やアンダーエッチによるヒサシを利
用しているために寸法精度が不十分であるばかりでなく
、ＬＳＩ（２） の量産工程では歩留が高くないという問題があった。
少と形成精度の向上を目的として、各種自己整合技術が
提案されている。しかし従来の自己整合技術を取り入れ
たトランジスタの製造方法では微細パターンの形成にサ
イドエッチによる幅やアンダーエッチによるヒサシを利
用しているために寸法精度が不十分であるばかりでなく
、ＬＳＩ（２） の量産工程では歩留が高くないという問題があった。
本発明の目的は上記従来の問題を解決し、寸法精度およ
び再現性が十分高い半導体装置の製造方法を提供するこ
とである。
び再現性が十分高い半導体装置の製造方法を提供するこ
とである。
従来自己整合による微細パターンの形成は多層膜を形成
し、中間層をサイドエッチしてサイドエッチ量をパター
ン幅にするか、あるいは、アンダーエッチさせてヒサシ
を形成し、ヒサシの長さをもってパターン幅にする方法
が一般に行なわれている。しかしながら、これらの方法
では再現性が悪く、歩留が重要な要素となるＬＳＩプロ
セスでは実用化が困難であった。
し、中間層をサイドエッチしてサイドエッチ量をパター
ン幅にするか、あるいは、アンダーエッチさせてヒサシ
を形成し、ヒサシの長さをもってパターン幅にする方法
が一般に行なわれている。しかしながら、これらの方法
では再現性が悪く、歩留が重要な要素となるＬＳＩプロ
セスでは実用化が困難であった。
本発明はこれらの制御困難な工程の代りに酸化膜の厚さ
や拡散距離のように高い精度で制御可能な方法だけを用
いて自己整合的に半導体装置を形成するものである。
や拡散距離のように高い精度で制御可能な方法だけを用
いて自己整合的に半導体装置を形成するものである。
（３）
以下、本発明の一実施例を第１図および第２図により説
明する。
明する。
第１図（ａ）に示すようにＮ型シリコン基板１上に厚さ
５０ｎｍの酸化膜２を形成し、その上に厚さ１１００ｎ
の窒化珪素膜３１、ボロンを高濃度に添加した厚さ２０
０ｎｍの多結晶シリコン層４および厚さ１１００ｎの窒
化珪素膜５を形成する。次にホトエツチング技術により
上記窒化珪素膜５と多結晶シリコン層４を選択エツチン
グし、エミッタ形成領域６を形成する。次に結晶シリコ
ン膜４の側部を酸化して同図（ｂ）に示すように酸化膜
７を形成する。上記酸化は水蒸気を含む酸素中で１００
０℃で２０分間行ない幅２００ｎｍの酸化膜７を形成し
た。次に特に不純物を添加しない多結晶シリコンを全面
に被着し、ホトエツチング技術によって不要部を除去し
、同図（ｃ）に示すように多結晶シリコン層８をエミッ
タ領域をおおう形で形成する。次に同図（ｄ）に示すよ
うに、窒化珪素膜５を露出部分をエツチングし、さらに
オーバーエッチを行なって多結晶シリコン膜８の下の部
分（４） も除去する。このエツチングは窒化珪素を溶解し、多結
晶シリコンと酸化珪素膜をあまり溶解しない方法であれ
ば特に限定する必要はないが、本実施例では選択比が十
分とれる熱リン酸を用いて行なった。エツチング時間は
多結晶シリコン８の下に覆われていた窒化シリコン膜５
の量によって定まるが、本実施例では１６０℃で１００
分間エツチングした。なお、図には示していないが、多
結晶シリコン４の表面にはボロン拡散時に形成された薄
い酸化膜が残してあり、Ｐ＋型シリコンの熱リン酸によ
る減少を防いでいる。窒化珪素膜５を完全に除去した後
、多結晶シリコン膜４の側部を酸化して形成した上記酸
化膜７を弗化水素酸系の液でエツチングし、更にその下
の窒化珪素膜３の露出部分を熱リン酸により除去すると
同図（ｄ）に示した構造が形成される０次にエツチング
のマスクとして使用した多結晶シリコン膜８を除去する
が、この除去は水酸化カリウムの４０％水溶液を用いて
行なう。このアルカリ性のエツチング液ではボロンを高
濃度に添加したＰ型シリコンはほと（５） んど溶解しないためにボロンをドープした多結晶シリコ
ン膜４をエツチングすることなく、多結晶シリコン８を
選択的に除去することが可能である。
５０ｎｍの酸化膜２を形成し、その上に厚さ１１００ｎ
の窒化珪素膜３１、ボロンを高濃度に添加した厚さ２０
０ｎｍの多結晶シリコン層４および厚さ１１００ｎの窒
化珪素膜５を形成する。次にホトエツチング技術により
上記窒化珪素膜５と多結晶シリコン層４を選択エツチン
グし、エミッタ形成領域６を形成する。次に結晶シリコ
ン膜４の側部を酸化して同図（ｂ）に示すように酸化膜
７を形成する。上記酸化は水蒸気を含む酸素中で１００
０℃で２０分間行ない幅２００ｎｍの酸化膜７を形成し
た。次に特に不純物を添加しない多結晶シリコンを全面
に被着し、ホトエツチング技術によって不要部を除去し
、同図（ｃ）に示すように多結晶シリコン層８をエミッ
タ領域をおおう形で形成する。次に同図（ｄ）に示すよ
うに、窒化珪素膜５を露出部分をエツチングし、さらに
オーバーエッチを行なって多結晶シリコン膜８の下の部
分（４） も除去する。このエツチングは窒化珪素を溶解し、多結
晶シリコンと酸化珪素膜をあまり溶解しない方法であれ
ば特に限定する必要はないが、本実施例では選択比が十
分とれる熱リン酸を用いて行なった。エツチング時間は
多結晶シリコン８の下に覆われていた窒化シリコン膜５
の量によって定まるが、本実施例では１６０℃で１００
分間エツチングした。なお、図には示していないが、多
結晶シリコン４の表面にはボロン拡散時に形成された薄
い酸化膜が残してあり、Ｐ＋型シリコンの熱リン酸によ
る減少を防いでいる。窒化珪素膜５を完全に除去した後
、多結晶シリコン膜４の側部を酸化して形成した上記酸
化膜７を弗化水素酸系の液でエツチングし、更にその下
の窒化珪素膜３の露出部分を熱リン酸により除去すると
同図（ｄ）に示した構造が形成される０次にエツチング
のマスクとして使用した多結晶シリコン膜８を除去する
が、この除去は水酸化カリウムの４０％水溶液を用いて
行なう。このアルカリ性のエツチング液ではボロンを高
濃度に添加したＰ型シリコンはほと（５） んど溶解しないためにボロンをドープした多結晶シリコ
ン膜４をエツチングすることなく、多結晶シリコン８を
選択的に除去することが可能である。
次に酸化膜２の露出された部分を弗化水素酸系の液でエ
ツチングすると同図（，１１）に示す構造が得られる。
ツチングすると同図（，１１）に示す構造が得られる。
同図における微細領域９はベースコンタクトをエミッタ
の周辺に形成するための領域である。つぎに、同図（ｆ
）に示すように、多結晶シリコン膜１０を全面に形成す
る。熱処理を行ない多結晶シリコン膜４内にドープされ
であるボロンを多結晶シリコン膜１０内に拡散させる。
の周辺に形成するための領域である。つぎに、同図（ｆ
）に示すように、多結晶シリコン膜１０を全面に形成す
る。熱処理を行ない多結晶シリコン膜４内にドープされ
であるボロンを多結晶シリコン膜１０内に拡散させる。
この際における拡散距離はベースコンタクト領域を横切
り、エミッタ部分の絶縁膜に到達し、多少膜上に広がる
程度にすることが好ましく、本実施例では１０００℃で
１５分間窒素雰囲気中で行なった。次に不純物濃度依存
性のある水酸化カリウム溶液でエツチングすると同図（
ｇ）に示すように、上記多結晶シリコン膜１０のうち、
エミッタ形成領域上のボロン非拡散されていない部分を
除去することができる。なお同図に示すベースコンタク
ト部の（６） 下に形成された拡散層ＩＩは上記拡散工程において多結
晶シリコン膜１０から基板１へのボロンの拡散により形
成されたＰ＋層である。
り、エミッタ部分の絶縁膜に到達し、多少膜上に広がる
程度にすることが好ましく、本実施例では１０００℃で
１５分間窒素雰囲気中で行なった。次に不純物濃度依存
性のある水酸化カリウム溶液でエツチングすると同図（
ｇ）に示すように、上記多結晶シリコン膜１０のうち、
エミッタ形成領域上のボロン非拡散されていない部分を
除去することができる。なお同図に示すベースコンタク
ト部の（６） 下に形成された拡散層ＩＩは上記拡散工程において多結
晶シリコン膜１０から基板１へのボロンの拡散により形
成されたＰ＋層である。
第１図（ｈ）に示したように多結晶シリコン膜１０の表
面を酸化して酸化膜１２を形成した後、酸化膜１２をマ
スクにエミッタ領域の窒化珪素膜３を除去し、ベース層
１３を形成するためにボロン１６を打込む。次に同図（
ｉ）に示すようにエミッタ領域の酸化膜２を除去した後
、多結晶シリコン膜１４を形成し、さらにエミッタ不純
物としてヒ素Ｉ７を打込み熱処理を行なったヒ素を基板
１内に拡散させベース層１３とエミツタ層１５を形成す
る。
面を酸化して酸化膜１２を形成した後、酸化膜１２をマ
スクにエミッタ領域の窒化珪素膜３を除去し、ベース層
１３を形成するためにボロン１６を打込む。次に同図（
ｉ）に示すようにエミッタ領域の酸化膜２を除去した後
、多結晶シリコン膜１４を形成し、さらにエミッタ不純
物としてヒ素Ｉ７を打込み熱処理を行なったヒ素を基板
１内に拡散させベース層１３とエミツタ層１５を形成す
る。
以上本発明の詳細な説明したが、実際のＬＳＩ製作工程
ではＮ型基板の代りにＰ型基板にＮ型埋込み層を形成し
た後エピタキシャル成長層を形成し、素子間分離を行な
った基板を使用できることｉ は云うまでもなく・また
・１ミツタ拡散後６−スおよびコレクタコンタクトを形
成し、配線を行なうことは勿論である。
ではＮ型基板の代りにＰ型基板にＮ型埋込み層を形成し
た後エピタキシャル成長層を形成し、素子間分離を行な
った基板を使用できることｉ は云うまでもなく・また
・１ミツタ拡散後６−スおよびコレクタコンタクトを形
成し、配線を行なうことは勿論である。
（７）
〔発明の効果〕
上記説明から明らかなように、本発明によればベースコ
ンタクト幅およびエミッタ・ベース間隔を精度良くコン
トロールできるためにエミツタ幅１μｍ以下のいわゆる
サブミクロントランジスタが再現性良く形成できる。こ
のために高いトランジスタ歩留が要求されるＬＳＩ工程
にも自己整合トランジスタが採用でき、超高速ＬＳＩを
実現する上で非常に有効である。
ンタクト幅およびエミッタ・ベース間隔を精度良くコン
トロールできるためにエミツタ幅１μｍ以下のいわゆる
サブミクロントランジスタが再現性良く形成できる。こ
のために高いトランジスタ歩留が要求されるＬＳＩ工程
にも自己整合トランジスタが採用でき、超高速ＬＳＩを
実現する上で非常に有効である。
第１図は本発明の一実施例を説明するための工程図であ
る。 ■・・・シリコン基板、２，７．１２・・・酸化膜、３
゜５・・・窒化珪素膜、４，８，１０，１４・・・多結
晶シリコン膜、６・・・エミッタ部のホトエツチング領
域、９・・・ベースコンタクト領域、１１・・・グラフ
トベース拡散層、１３・・・ベース拡散層、１５・・・
エミッタ（８） ￥１１ 図 冗 １ 国
る。 ■・・・シリコン基板、２，７．１２・・・酸化膜、３
゜５・・・窒化珪素膜、４，８，１０，１４・・・多結
晶シリコン膜、６・・・エミッタ部のホトエツチング領
域、９・・・ベースコンタクト領域、１１・・・グラフ
トベース拡散層、１３・・・ベース拡散層、１５・・・
エミッタ（８） ￥１１ 図 冗 １ 国
Claims (1)
- 【特許請求の範囲】 半導体基板の表面上に第１絶縁物層、酸化を阻止し得る
第２絶縁物層、第１多結晶シリコン層および酸化を阻止
し得る第３絶縁層を積層して形成する工程と、上記第３
絶縁物層および上記第１多結晶シリコン層の所望部分を
選択的に除去する工程と、上記第１多結晶シリコン層の
露出された側部を酸化して所望の幅を有する酸化膜を形
成する工程と、第２多結晶シリコン膜を上記第２絶縁層
の露出部分と上記酸化膜を少なくとも覆うように形成す
る工程と、上記第３絶縁物層と上記酸化膜を除去した後
、上記第２および第１絶縁物層の露出された部分を除去
して開孔部を形成する工程と、上記第２多結晶シリコン
層を除去した後、第３多結晶シリコン層を全面に形成す
る工程と、加熱して上記第１多結晶シリコン層内の不純
物を上記第３多結晶シリコン膜へ拡散させるとともに上
記開孔部を介して上記半導体基板の表面領域へ拡散さく
１） せ矛工程と、上記第２および第１絶縁膜の露出された部
分を除去する工程と、上記不純物と同じ導電形を有する
不純物を上記半導体基板の表面領域ヘドープする工程と
、上記不純物と逆の導電形を有する不純物を上記半導体
基板の表面領域ヘドープする工程を含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59114562A JPS60258965A (ja) | 1984-06-06 | 1984-06-06 | 半導体装置の製造方法 |
| US06/741,525 US4640721A (en) | 1984-06-06 | 1985-06-05 | Method of forming bipolar transistors with graft base regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59114562A JPS60258965A (ja) | 1984-06-06 | 1984-06-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60258965A true JPS60258965A (ja) | 1985-12-20 |
| JPH0570931B2 JPH0570931B2 (ja) | 1993-10-06 |
Family
ID=14640915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59114562A Granted JPS60258965A (ja) | 1984-06-06 | 1984-06-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60258965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629472A (ja) * | 1992-04-03 | 1994-02-04 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1984
- 1984-06-06 JP JP59114562A patent/JPS60258965A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629472A (ja) * | 1992-04-03 | 1994-02-04 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5597757A (en) * | 1992-04-03 | 1997-01-28 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including bipolar and MOS transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0570931B2 (ja) | 1993-10-06 |
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