JPS6028263A - Ｒｏｍをカスタムプログラムするための方法 - Google Patents

Ｒｏｍをカスタムプログラムするための方法

Info

Publication number
JPS6028263A
JPS6028263A JP59066817A JP6681784A JPS6028263A JP S6028263 A JPS6028263 A JP S6028263A JP 59066817 A JP59066817 A JP 59066817A JP 6681784 A JP6681784 A JP 6681784A JP S6028263 A JPS6028263 A JP S6028263A
Authority
JP
Japan
Prior art keywords
forming
silicon
mos
transistor
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59066817A
Other languages
English (en)
Inventor
タ−サイム・エル・バトラ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
American Microsystems Holding Corp
Original Assignee
American Microsystems Holding Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Microsystems Holding Corp filed Critical American Microsystems Holding Corp
Publication of JPS6028263A publication Critical patent/JPS6028263A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM
    • H10B20/383—Channel doping programmed

Landscapes

  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＲＯＭ（リードオンリメモリ）をプログラムす
る方法に関し、特に製造工程の末期に於て個々のＲＯＭ
セルを■場内に於てプログラムづ−る方法に関する。
半導体産業に於て、デバイスの製造技術がディスクリ・
−トなデバイスから同一チップに複数のデバイスを集積
してなる集積デバイスへと進歩してきた。このような集
積デバイスは小規模の集積度から中程度の規模の集積度
を経て大規模な集積度へと進歩し、現在に於ては極めて
大規模な集積度（ＶＬＳＩ）へと進歩してきた。これら
の集積デバイスは普通広い範囲のユーザの要望を満足す
るように半導体製造者により設計される。一方ユーザは
国内及び国外販売業者から提供される標準的な半導体デ
バイスのうちから適当なものを選択づることとなる。
しかしながら多くの場合、この種の標準的デバイスは特
定の応用に於て必要となる事項を好適に満足するもので
はなかった。デバイスを極めて大量に応用する場合にあ
っては、大企業が所望のデバイスをカスタム生産させる
ことができ、場合によっては自己の使用に適合した半導
体デバイスを製造するべく自社生産設備を備えることも
可能である。しかしながら小企業或いは少量の応用にあ
っては、そのようなカスタム生産を有効に利用すること
ができなかった。
近年多数の企業が、ユーザの設計に応じて製造工程の種
々の段階に於て変更を加え得る所謂ゲートアレイに基づ
くカスタム半導体デバイスを提供するようになった。こ
れらの所謂シリコンファウンドリ（シリコン鋳造工Ｓ）
は特に少量ユーザなどの多くのユーザのシステムにとっ
て必要な事項に対して十分満足を与えるものと考えられ
ている。
、しかしながらそのようなシステム設計及びシステム開
発に要する時間が多大にならないことが必要である。
ゲートアレイの論理構成に加えてＲＯＭなどのプログラ
ム可能なメモリアレイも広く用いられている。ＲＯＭの
メモリパターンはユーザに供給された初期成いは基準デ
ータに基づき工場に於て固定することもできる゛が、リ
ンクを選択的に破壊したりＥＰＲＯＭを電気的にプログ
ラムすることなどにより現場に於てプログラムすること
も可能である。工場などに於てＲＯＭをプログラムする
に際して必要なことは、単に製造工程の間にメモリ内の
セルに対して所定のパターンをプログラムするという比
較的単純なことであった。ＲＯＭの製造業者は、ＲＯＭ
内の各ビットの状！（１または０）決定するようなユー
ザによって供給されるビットマツプを何等かの方法によ
りその製造工程に導入する。
工場に於てＲＯＭをプログラムするに当って従来から用
いられてきた方法は、製造工程の途中の段階の過程に於
て行なわれるものであった。従ってユーザが発注した後
は、先ずプログラム作業を行ない、次いで製造工程の残
りのすべての段階に亘ってウェハを処理し終ることが必
要であった。
そのために、ユーザが発注し、最終的にプロトタイプが
完成するまでに極めて長い期間を要した。
標準的なＲＯＭ製造技術によれば、単一のＭＯＳトラン
ジスタからなるＲＯＭセルの各々を種々の技術に基づい
て選択的にＯ論理状態にプログラムすることを必要とし
、そのような技術は製造工程の初期に於て適用されなけ
ればならず、さもなければセルの寸法が過度に大きくな
ってしまうのが実状であった。
例えば特定の複数のトランジスタの下方の酸化膜を厚く
することにより、当該トランジスタのしきい値電圧が高
められる。或いはコンタクトマスク過程に於て、０状態
とされるべきゲートに対してコンタクトを設りないこと
によりＯ状態が得られる。ある方法に於ては、選択され
たＭＯＳ　ｌ〜ランジスタについてゲートを設けないよ
うにされる。
このような技術に関しては米国特許第４，３８４゜３９
９号明細書に於て詳説されている。更に別の方法によれ
ば、ゲートに対する電気的接続を行なわないことにより
金属マスクにＯ状態をプログラムするようになっており
、更に別の方法によれば、０状態をとるべく選ばれたト
ランジスタのゲートに対してソースまたはドレインがオ
フセラ１〜されている。この点に関しては、米国特許第
４，３８０．８６６号或いは同第４，３９０，５７１号
明細書等を参照されたい。更に別のＭＯＳプロセスによ
れば、選ばれたトランジスタを非導電性とし、０状態を
とるようにしきい値電圧を高めるべく、多結晶シリコン
層を介してイオン注入を行なうことをもってＲＯＭセル
のプログラムが行なわれる。
しかしながら、これら上記したプログラム技術のすべて
に於て、デバイスのプログラムが、デバイスの製造工程
の中間段階に於てのみ可能となるか或いはセルの寸法を
大きくするという不都合なしには行なうことができなか
った。
このような点に鑑み、本発明の主な目的はＲＯＭをその
製造工程の末期に於てプログラムすることのできるよう
なＲＯＭのカスタム生産のための方法を提供することに
ある。
本発明の第二の目的は、セルの寸法を増太さ仕ることな
くＲＯＭを工場に於てプログラムづ′ることのできる方
法を提供することにある。
本発明の第三の目的は、ゲートに対して損傷を与えるこ
となく製造工程の末期に於てゲートの下方にイオン注入
を行ない得るようにフィールド酸化膜及びゲート酸化膜
の下方に窒化膜を備えるカスタムプログラム可能なＲＯ
Ｍを製造するだめの方法を提供することにある。
本発明によれば、このような目的は以下のようにして工
場に於てプログラムされるＲＯＭまたは論理回路を提供
するような製造工程の末期にプログラムを行なう方法を
提供することにより達成される。即ち、ＲＯＭセルとし
て機能するＭＯＳトランジスタ或いは論理回路内に組込
まれたＭＯＳトランジスタは普通のＭＯ８製造工程によ
り製造され、次いで窒化シリコンの薄いストップ膜をト
ランジスタに被着し、更に二酸化シリコン膜を被着する
。活性化デバイス領域のコンタクトを郭定した後、選ば
れたトランジスタのゲート領域を覆う膜を経て窒化シリ
コンストップ股に達するようにエツチングを行なうこと
によりプログラミングが行なわれる。窒化シリコンスト
ップ膜ばエツチングが過剰に行なわれ、その結果選ばれ
たトランジスタのゲートが短絡するのを防ぐためのもの
である。次いで選ばれたＭＯＳ　ｔ−ランジスタのゲー
トの下方にイオンを注入し、そのしきい値電圧を高める
。こうすることにより、例えばイオン注入が行なわれた
ＲＯＭセルについては、二酸化シリコンが依然被着され
ている部分についてはイオン注入が阻止されるという理
由に基づき、イオンが注入されなかったトランジスタの
ゲートに係るセルとは異なった状態をとるようになる。
窒化シリコンはエツチング液を阻止するが、イオンが基
層に達するのを許す働きをする。不発四則の実施例によ
れば、プログラミング及びその後に行なわれるべきすべ
ての工程が、金属マスク工程の後に行なわれる。
以下本発明の好適実施例を添付の図面について詳しく説
明する。
集積回路をカスタム生産するに当って、製造工程は全体
として４つの大ぎな段階からなるものと考えることがで
きる。拡散またはイオン注入段階は、能動的な電気領域
として機能するソースまたはドレインなどの領域を郭定
し、それらを形成する。金属膜設計段階に於ては、金属
の配線膜またはドー・ピングされた多結晶シリコン族に
より、能動電気領域を互いに接続し、個々の１−ランジ
スタ（またはセル）を論理回路またはメモリ回路として
構成する。ウェハカスタム化段階に於ては、発注者の設
計に基づき特定の論理構成ブロックが選択され、互いに
接続される。またその段階までにＲＯＭセルのプログラ
ムが行なわれていなければ、発注者の提供するビットマ
ツプに基づきＲＯＭセルをプログラムする。次いで最終
段階としてデバイスがパッケージジグされテストされる
。
上記したように、ＲＯＭセルをプログラムする従来の方
法にあっては、段階１から段階３までにＲＯＭセルのプ
ログラミングが行なわれ、製造工程の比較的初期に行な
われるのが普通である。上記従来方法のうちの製造工程
の末期にプログラミングが行なわれるものによれば、セ
ルサイズが大きくなるという不都合が生じる。
上記したように、ＲＯＭを工場に於てプログラムする従
来の方法によれば、しばしば製造工程の初期に行なわれ
るべきプログラム工程が存在する。
例えば、特定のトランジスタの下方に厚い酸化膜を形成
することによりフィールド酸化膜をプログラムすること
が、第２Ｃ図に示されているフィールド酸化膜を郭定す
るという初期の段階に於て行なわれることとなる。特定
のトランジスタのゲートを省略することは、第２ｆ図に
示されている段階に於て既に行なわれていなければなら
ない。ゲートを選択的に接触させる方法は、第２ｊ図に
示されている段階に於て行なわれな【プればならないも
のであり、金属マスクによる相互導通金属膜の省略は、
第２に図に示されている段階に於て行なわれなければな
らない。これらの段階はいずれも製造工程の比較的初期
であるか或いは、セルサイズを大きくするという結果を
招く。
理想的には、ＲＯＭをカスタムプログラムする所要期間
を短縮するためには、プ［１グラムを行なうまでのすべ
ての処理を行なったウェハをＩＣをカスタム生産する企
業が準備していなければならない。本発明に基づく製造
工程の末期にマスクプログラミングを行なう方法によれ
ば、特定のＭＯＳトランジスタまたはＲＯＭセルの状態
を決定する作業が、第２に図に示されている段階まで行
なわれない。しかもセルの寸法を大きくすることがなく
、単に選ばれたセルのしきい値電圧が変更されるのみで
ある。ウェハは、第２に図の段階まで処理し終った状態
で貯蔵され、最後の幾つかの段階を迅速に行なった後、
最終的なパッケージングを行なうことができる。こうす
ることより、発注者がカスタムＲＯＭのプログラミング
のためのビットマツプを提供した後、極めて迅速にデバ
イスを製造することができるようになる。このようにし
て発注者が発注した後にデバイスを受取るまでに要する
時間が、従来の２〜３週間から２〜３日に短縮すること
が可能となる。
本発明のＲＯＭをプログラムする場合についての種々の
実施例の製造工程が第１図のブロック図に示されている
。個々のトランジスタを形成するためには、ＲＯＭのた
めの任意の公知ＲＯＭプロセスを用いることができる。
従ってトランジスタを形成する段階に関しては、ＮＭＯ
Ｓプロセス１０、ＣＭＯＳプロセス１１、埋込み拡散プ
ロセス１２或いはＰＭＯＳプロセス１３のいずれを用い
ても良い。
デバイスの基本的な構成を定めるこの段階に於て、窒化
シリコンのストップ膜が段階１４として被着される。こ
の約１００人〜１０００人の厚さを有する薄膜は、後記
するように、選択的なエツチング段階１８に於て酸化膜
の過剰なエツチングを防止するためのものである。次い
で酸化膜が公知の蒸着技術により約１００００人の厚さ
で被着される。次いで段階１６に於て個々のソース及び
ドレインに、そして多結晶シリコンの相互導通線膜及び
ゲートにコンタクトが形成される。
実施例Ａによれば、ＲＯＭをプログラムするためのビッ
トマツプを与えるプログラムマスクを処理する末期段階
に於て、段階１７として、０状態にプログラムされるべ
きＭＯ８Ｉ〜ランジスタのゲートの上方の酸化膜を露出
する作業が行なわれる。
これらのトランジスタのグー１〜の上方の酸化膜は、段
階１８に於て、先に段階１４に於て被着されｌｃ窒化シ
リコンの薄膜に達するようにエツチングされる。このと
き、窒化シリコンよりも酸化シリコンを選択的にエツチ
ングするＪ：うなエツチング方法を用いると良い。後記
するように、窒化シリコン膜は過剰なエツチングを防止
する動きを有しているために、ゲートが、ソース、ドレ
インまたは基層領域に短絡することがない。
ゲートが露出しているこれらＭＯ８ｔ−ランジスタのし
きい値電圧を上げるためにイオン注入段階１９が行なわ
れる。他のＭＯＳトランジスタのゲートに残留している
酸化膜のために、イオン注入の問、このようなトランジ
スタのゲートが影響を受けることがない。次いでデバイ
スは段階２０に於て金属蒸着及び金属マスキング処理を
受け、段階２１に於て表面保護膜の形成及びパッケージ
ングを行なうという標準的な処理を受ける。
実施例Ｂによれば、金属蒸着及び金属マスクの段階２０
がコンタクト形成段階１６の直後に行なわれる。その後
は、ＲＯＭをプログラムづるためのビットマツプを与え
るプログラムマスク処理が段階１７に於て行なわれ、０
状態にプログラムされるべきＭＯＳトランジスタのゲー
トの上方の酸化膜が露出される。これらのトランジスタ
の上方の酸化膜は段階１８に於て、先に段階１４に於て
被着された窒化シリコンの薄膜に達するまでエツチング
される。実施例Ｂに於ては、実施例Ａと同様に、窒化シ
リコンの薄膜が過剰なエツチングを防ぐことにより、ゲ
ートが、ソース、トレインまたは基層領域と短絡づ−る
ことかない。次いでゲートが露出しているＭＯＳ　ｌ−
ランジスタのしきい値電圧を高めるべくイオン注入段階
１９が行なわれる。他のＭ　ＯＳ　ｌ−ランジスタのゲ
ートの上に残留する酸化膜により、これらのトランジス
タのゲートがイオン注入によるＩｉｌ’ｌを受りること
がない。
次いで段階２１に於てデバイスに表面保護膜が形成され
、パッケージングされる。
次に本発明の実施例Ａの工程を詳しく吟味し、本発明に
是づく方法と比較しつつ公知技術に於てプログラムがな
される段階について指摘するために、第２ａ図から第２
１図までに示された過程について以下に説明する。上記
したように、本発明に基づく方法の過程は、トランジス
タの形式に応じて実施態様毎に異なるものとなるが、窒
化シリコンのストップ膜を被着しプログラムを行なう段
階については異なるところがない。ここでＮＭＯＳプロ
セスにより１−ランジスタが構成される場合について説
明する。
第２ａ図に於て、シリコンウェハ２４の表面に、熱酸化
物の薄膜２６が成長させられている。この酸化シリコン
膜２６の表面に７００人の厚さを有する窒化シリコン膜
２５が被着される。
第２ｂ図には、レジスト領域２７の下側であって形成さ
れるべきフィールド酸化股領域の間に形成された単一の
ＭＯＳ　ｌ−ランジスタの横方−向の構造が示されてい
る。このトランジスタは、標準的なリードオンリメモリ
アレイに用いられるトランジスタの１例を示すものであ
る。窒化膜２５は、レジストの下側の部分を除いてすべ
てエツチングされる。次いで１００ｋＶの注入エネルギ
をもって１　ｃｍ当り５×１０１２個の原子の割合で、
露出した酸化膜２５を介してシリコン基層２４に向けて
イオン注入が行なわれる。
次いで第２Ｃ図に示されているようにフィールド酸化膜
２９が熱的に成長させられる。この高温過程のために、
フィールド注入領域２８が幾分外向きに拡散している。
ゲート注入領域を構成Ｊるべく、第２ｄ図に示されてい
るように５０ｋＶの注入エネルギをもって１　ｃｔｉ当
り４Ｘ１０”個の原子の割合で硼素が注入され、通常約
１■であるようなゲートのしきい値電圧が設定される。
この注入エネルギは、デバイスの特性に応じて異なるレ
ベルとなる。ある好適実施例に於ては、ゲー１へのイオ
ン注入が行なわれる前に、酸化膜及び窒化膜が先ず剥が
され、次いで薄いゲート酸化膜が意図的に形成される。
次に第２ｅ図に示されているようにドレインソース領域
が形成されるべき部分の上方に位置するシリコンウェハ
２４の表面の一部３１が露出される。多結晶シリコンの
コンタクトマスクが設置された状態で化学的エツチング
或いはドライプラズマエツチングにより酸化膜が取除か
れる。次いで高度にドーピングされた多結晶シリコン膜
３０が、形成されるべきドレイン領域に被着される。多
結晶シリコンは、第２ｆ図に示されているように、ゲー
ト領域３２と、これから形成されるべきドレイン領域３
５と電気的接触を行なう配線膜３３とを残すように郭定
される。
ＭＯＳトランジスタを形成する最終過程は、第２ｇ図に
示されているイオン注入どして行なわれる。本実施例の
場合、７５ｋＶの注入エネルギをもって１ｄ当り８×１
０１５個の割合で砒素が注入される。これらのイオンは
ソース領域３４上の酸化薄膜内に注入され、ドレイン領
域３５にも注入される。ヒ素を更にシリコン基層２４内
にまで拡散させるために、約１０５０℃の温度に於て高
温拡散が約１５〜２０分行なわれる。この熱拡散により
、ソース領域３４′とドレイン領域３５′とが形成され
る。このような熱拡散の結果として、フィールド酸化膜
３９の寸法が幾分大きくなり、酸化膜４０がゲート３２
上並びに、トレイン領域３５′、ソース領域３４′及び
多結晶シリコン配線膜３３の露出面上に成長させられる
。この酸化膜領域４０は製造過程中ずっとゲート上に残
される。
この製造工程に基づくＭＯＳトランジスタは、この段階
に於て完全に形成され、ゲー１〜、ソース及びドレイン
コンタクトを付加し、適当な信号を供給することにより
作動可能な状態となっている。
そしてトランジスタをＯ状態にセットづることが、製造
工程のこのような末期に於て行なわれる。
本発明の方法によれば、次いで窒化シリコンの薄膜３４
が全面に被着される。好ましくは、この薄膜の厚さが１
００〜１０００人であると良い。
この薄膜は、例えばフッ化水素酸の希釈液など窒化シリ
コンよりも酸化シリコンをより激しくエツチングするエ
ツチング液により過剰なエツチングが行なわれるを回避
するのに十分な厚さであり、後記するようにイオン注入
によりイオンを貫通させるのに十分な薄さを右している
。次いで第２１図に示されているように、ＰｖＸと呼ば
れる酸化膜３６が全体に被着される。通常このＲ？ｎＨ
は、化学蒸着により被着され、その厚さは約１００００
人である。ＰＶｘは下側の膜を、その上側に被着された
配線膜に対して絶縁するためのものであり、しきい値電
圧を変更するべきでないトランジスタにイオンが注入さ
れるのを防止する働きをする。
第２ｊ図に示されているように、ソース３４′、ドレイ
ン３５′及び多結晶シリコン３３並びに電気的接続がな
されるべき他のすべての領域に対するアクセスを許すた
めにコンタクトマスクが用いられる。ウェハは次いでソ
ース、ドレイン、ゲート及び多結晶シリコン配線膜の相
互接続を決定するべくソース及びドレインの金属化の処
理が行なわれる。第２に図に相互接続配線膜３７及び３
８が形成された様子が示されている。
製造工程のこの段階に至るまで、ＲＯＭセルのプログラ
ムは何ら行なわれていない。チップ上のすべてのロジッ
クトランジスタはすべて形成されであると共に、それら
は区別なく相互接続されており、すべてのＲＯＭセルが
形成されており、しかも作動可能な状態にされている。
次に、プログラミングにより、回路の通常の作動状態に
於ては機能し得なくなるほど十分に高い、通常約５Ｖ以
ヒにしきい値電圧を高めることにより特定のＲＯＭセル
または論理回路の一部を構成するトランジスタの機能が
失われるようにする。特定の発注者がビットマツプまた
は特定の論理回路を提供した段階に於て、貯蔵されてい
たウェハを取出し、提供されたビットマツプまたは回路
論理に基づいて処理を加える。個々のＭＯＳ　を−ラン
ジスタを０状態にセットすることは、プログラムマスク
に配置されたビットマツプに基づきＰＶＸ酸化膜をマス
キングすることにより達成され（第１図の段階１７）、
ＰＶＸＩ化膜を、窒化シリコンストップ膜に至るまでエ
ツチングする。次いである実施例に於ては、選択された
トランジスタのしきい値電圧を高めるために、約１７０
ｋＶのエネルギをもって１　ｃｉ当り約２５×１０１３
個の原子の割合で硼素が注入される。別の実施例によれ
ば、しきい値電圧を下げるために、逆の導電性を有する
元素が注入される。いずれにしてもここで必要なことは
、トランジスタのあるものが第一のしきい値電圧を有し
、残りのトランジスタが第二のしきい値電圧を有し、し
かも両しきい値電圧が確実に識別可能な差を有している
ことである。
本発明に基づく方法によれば、窒化シリコン膜３４が用
いられているために、選択され１０ゲート領域に行なわ
れるエツチングが過度に行なわれることがなく、ゲート
領域がソース領域、トレイン領域または基層に短絡する
ことがない。窒化シリコン膜は、エツチング液がその上
側に被着されたｐ　ｖ　Ｘ　股を貫通した段階に於てエ
ツチングの進行をストップさせる働きをし、エツチング
液が、その下側の膜に達し、それをエツチングしてしま
うことを回避する作用を有する。しきい値電圧を変更す
るためにイオン注入が行なわれる他の方法に於ては、窒
化膜３４が用いられていない限り、イオン注入のために
ゲート領域の一部を間こうとする試みは、ゲー１−の短
絡を招く不都合があった。
注入イオンは薄い窒化膜の開かれた領域を貫通し、ゲー
ト領域を頁通し、その下側に位置するシリコンに達し、
その結果しきい値電圧を５Ｖ以上に高める。他の領域に
於てはＰＶｘ膜により注入イオンが阻止される。
本発明に基づく方法のある実施例によれば、このプログ
ラミング過程は、第１図に示されている段ｌ￥ｉ１６に
於てコンタクトの形成が行なわれた後に行なわれる。製
造工程に於けるこのような末期段階に於てＲＯＭアレイ
が完全にプログラムされることとなるため、表面保護膜
の形成、パッドマスク、ウェハの分離及び完成したカス
タムＲＯＭのパッケージングなどの幾つかの過程を残す
のみとなる。論理回路も同じ基盤上に形成されている場
合には、選ばれたトランジスタのしきい値電圧を高め、
それらを実質的に回路構成から除去することにより論理
回路に於ける論理パターンをも形成することができる。
プログラミングが終了した後に、窒化シリコン膜３９か
らなる表面保護膜が全面に被着される。第２１図に示さ
れている個々のＲＯＭを有する集積回路が互いに分離さ
れ、パッケージされた俊、発注者に供給される。完成さ
れた集積回路は作動可能なトランジスタからなるＲＯＭ
セルと、しきい値電圧が十分高くされであるために通常
の作動条件に於ては実質的に作動不可能なトランジスタ
からなるＲＯＭセルとを含んでいる。
第１図に示された実施例Ｂに於ては、メタルマスク２０
．プログラムマスク１７、選択的ゲートエツチング１８
、選択的なイオン注入１９及び表面保護膜の形成並びに
パッケージング２１などの個々の過程が実施例Ａと同様
にして行なわれる。
プログラムマスク段階１７が実施例Δよりも１段階後に
行なわれるために、金属マスク段階２０が製造工程の早
期に行なわれることとなり、発注者のビットマツプが提
供された後、プロトタイプが製作されるまでに要する時
間を一層短縮することが可能となる。段階１４に於て被
着された窒化シリコンストップ膜の存在が、実施例Ａ及
び実施例Ｂのいずれに於ても製造工程のこれほど末期に
イオン注入を可能にするキーポイントである。
【図面の簡単な説明】
第１図は、本発明に基づぎプログラムマスクを製造工程
の末期に用い得るようにした幾つかの製造技術を示すブ
ロック図である。 第２ａ図から第２１図は、ＮＭＯＳプロセス（第２ａ図
から第２ｇ図）により形成され、次いで本発明に基づき
プログラム（第２ｈ図から第２１図）されるＭＯＳ　Ｉ
−ランジスタの経時的な断面図である。 １０・・・ＮＭＯＳプロセス１１・・・ＣＭＯＳプロセ
ス１２・・・埋込み拡散プロセス １３・・・ＰＭＯＳプロセス１４・・・窒化膜被着１５
・・・酸化膜被着　１６・・・コンタクト形成１７・・
・プログラムマスク １８・・・ゲート酸化膜の選択的エツチング１９・・・
窒化膜への選択的イオン注入２０・・・金属マスク ２１・・・表面保護膜の形成及びパッケージング２４・
・・シリコンウェハ２５・・・窒化シリコン膜２６・・
・酸化膜　２７・・・レジスト領域２８・・・フィール
ド注入領域 ２９・・・フィールド酸化膜 ３０・・・多結晶シリコン膜 ３１・・・一部　３２・・・ゲート領域３３・・・配線
膜　３４・・・ソース領域３５・・・ドレイン領域　３
６・・・ＰＶＸ酸化膜３７．３８・・・配線膜　３９・
・・窒化膜４０・・・酸化膜 特許出願人　アメリカン・マイクロシステムズインコー
ポレイテッド 代　理　人　弁　理　士　大　島　陽　−観醗り服　望
心虻 ＦＩＧ、　２ｂ ＦＩＧ、２ｃ トＩＧ、　２ｆ

Claims (14)

    【特許請求の範囲】
  1. （１）シリコンウェハにカスタムプログラムされたＲＯ
    Ｍを形成するための方法であって、コンタクト形成の段
    階まで製造されたＭＯＳトランジスタのアレイをシリコ
    ンウェハに形成する過程と、 前記ＭＯ８ｌ−ランジスタに窒化シリコン膜を被着する
    過程と、 前記窒化シリコン膜に二酸化シリコン膜を被着する過程
    と、 前記トランジスタアレイのうちのしきい値電圧を変更し
    ようとするトランジスタのマツプに対応するパターンを
    有するプログラムマスクを前記ウェハに重合し、選択さ
    れた１−ランジスタの上方のゲート領域を露出する過程
    と、 選択されたゲート領域の上方に位置する二酸化シリコン
    膜を前記窒化シリコン膜に至るまでエツチングする過程
    と、 選択されたトランジスタのしきい値電圧を変更するべく
    前記窒化シリコン膜を経て前記ゲートの下方に位置する
    シリコン領域に向けてイオンを注入しかつ前記二酸化シ
    リコン膜をもって前記イオンの通過を阻止する過程とか
    らなることを特徴とする方法。
  2. （２）前記ＭＯＳトランジスタに二酸化シリコン膜を被
    着した後に、前記窒化シリコン膜を貫通するコンタクト
    を前記トランジスタの活性化デバイス領域に形成する過
    程を伴うことを特徴とする特許請求の範囲第１項に記載
    の方法。
  3. （３）前記したイオンを注入する過程が、前記窒化シリ
    コン膜を経てイオンを注入することにより、選択された
    トランジスタのしきい値電圧を下げることからなること
    を特徴とする特許請求の範囲第１項に記載の方法。
  4. （４）前記したイオンを注入する過程が、前記窒化シリ
    コン膜を経てイオンを注入することにより、選択された
    トランジスタのしきい値電圧を上げることからなること
    を特徴とする特許請求の範囲第１項に記載の方法。
  5. （５）シリコンウェハにＭＯＳ　ｔ−ランジスタアレイ
    を形成する過程が、ＮＭＯＳプロセスを用いてシリコン
    ウェハにＭＯＳ　ｔ−ランジスタアレイを形成すること
    からなることを特徴とする特許請求の範囲第４項に記載
    の方法。
  6. （６）シリコンウェハにＭＯＳトランジスタアレイを形
    成する過程が、ＣＭＯＳプロセスを用いてシリコンウェ
    ハにＭＯＳ　ｌ−ランジスタアレイを形成することから
    なることを特徴とする特許請求の範囲第４項に記載の方
    法。
  7. （７）シリコンウェハにＭＯＳトランジスタアレイを形
    成する過程が、埋込み拡散プロセスを用いてシリコンウ
    ェハにＭＯＳトランジスタアレイを形成することからな
    ることを特徴とする特許請求の範囲第４項に記載の方法
    。
  8. （８）シリコンウェハにＭｏＳトランジスタアレイを形
    成する過程が、ＰＭＯＳプロセスを用いてシリコンウェ
    ハにＭＯＳ　ｔ−ランジスタアレイを形成することから
    なることを特徴とする特許請求の範囲第４項に記載の方
    法。
  9. （９）シリコンウェハにＭｏＳトランジスタアレイを形
    成する過程が、選択されたトランジスタの各々がＲＯＭ
    セルを有するようにシリコンウェハにＭＯＳトランジス
    タアレイを形成することからなることを特徴とする特許
    請求の範囲第３項に記載の方法。
  10. （１０）前記したシリコンウェハにＭＯＳ　ｔ−ランジ
    スタアレイを形成する過程が、選択されたトランジスタ
    の少なくとも一つが論理回路の一部をなすようにシリコ
    ンウェハにＭＯＳ　ｔ−ランジスタアレイを形成するこ
    とからなることを特徴とする特許請求の範囲第４項に記
    載の方法。
  11. （１１）前記した窒化シリコン膜を被着する過程が、１
    ００人〜１０００人の範囲の厚さを有する窒化シリコン
    膜を被着することからなることを特徴とする特許請求の
    範囲第１項に記載の方法。
  12. （１２）前記した二酸化シリコン膜を被着する過程が、
    ７０００人〜１００００人の範囲の厚さを有する二酸化
    シリコン膜を被着づ−ることからなることを特徴とする
    特許請求の範囲第１項に記載の方法。
  13. （１３）窒化シリコン膜を介してイオン注入を行なった
    後に、前記ウェハに金属マスクを重合し、先に形成され
    たコンタクトと活性化デバイス領域との間の金属接続を
    形成する過程と、前記ウェハに表面保護膜を被着する過
    程とを伴うことを特徴とする特許請求の範囲第１項に記
    載の方法。
  14. （１４）前記ウェハにプログラムマスクを重合する過程
    の前であって、しかも二酸化シリコン膜を被着する過程
    の後に、前記窒化シリコン膜内に於て前記トランジスタ
    の活性化デバイス領域にコンタクトを形成する過程と、
    前記ウェハにマスクを重合し、前記コンタクトと前記活
    性化デバイス領域との間に金属接続を形成する過程とを
    伴うことを特徴とする特許請求の範囲第１項に記載の方
    法。
JP59066817A 1983-07-19 1984-04-05 Ｒｏｍをカスタムプログラムするための方法 Pending JPS6028263A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US6/516064 1983-07-19
US06/516,064 US4513494A (en) 1983-07-19 1983-07-19 Late mask process for programming read only memories

Publications (1)

Publication Number Publication Date
JPS6028263A true JPS6028263A (ja) 1985-02-13

Family

ID=24053976

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59066817A Pending JPS6028263A (ja) 1983-07-19 1984-04-05 Ｒｏｍをカスタムプログラムするための方法

Country Status (6)

Country Link
US (1) US4513494A (ja)
EP (1) EP0132033B1 (ja)
JP (1) JPS6028263A (ja)
AT (1) ATE32806T1 (ja)
CA (1) CA1204863A (ja)
DE (1) DE3469645D1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0532259U (ja) * 1991-10-11 1993-04-27 トヨタ車体株式会社 車両キヤブとリヤボデー間の落下物防止装置
US5538906A (en) * 1994-03-29 1996-07-23 Sharp Kabushiki Kaisha Process for producing mask ROM

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60116167A (ja) * 1983-11-29 1985-06-22 Toshiba Corp 半導体記憶装置及びその製造方法
US4598460A (en) * 1984-12-10 1986-07-08 Solid State Scientific, Inc. Method of making a CMOS EPROM with independently selectable thresholds
KR890004962B1 (ko) * 1985-02-08 1989-12-02 가부시끼가이샤 도오시바 반도체장치 및 그 제조방법
US4686000A (en) * 1985-04-02 1987-08-11 Heath Barbara A Self-aligned contact process
US4649629A (en) * 1985-07-29 1987-03-17 Thomson Components - Mostek Corp. Method of late programming a read only memory
KR900000065B1 (ko) * 1985-08-13 1990-01-19 가부시끼가이샤 도오시바 독출전용 반도체기억장치와 그 제조방법
IT1215558B (it) * 1987-06-11 1990-02-14 Sgs Microelettronica Spa Procedimento di programmazione per memorie rom e tecnolgia mos con ossido di gate e giunzioni sottili.
US4843026A (en) * 1987-09-24 1989-06-27 Intel Corporation Architecture modification for improved ROM security
US5091328A (en) * 1989-11-21 1992-02-25 National Semiconductor Corporation Method of late programming MOS devices
IT1239707B (it) * 1990-03-15 1993-11-15 St Microelectrics Srl Processo per la realizzazione di una cella di memoria rom a bassa capacita' di drain
US5486487A (en) * 1990-03-30 1996-01-23 Sgs-Thomson Microelectronics S.R.L. Method for adjusting the threshold of a read-only memory to achieve low capacitance and high breakdown voltage
JPH0487370A (ja) * 1990-07-30 1992-03-19 Sharp Corp 半導体装置の製造方法
US5200802A (en) * 1991-05-24 1993-04-06 National Semiconductor Corporation Semiconductor ROM cell programmed using source mask
JPH053304A (ja) * 1991-06-25 1993-01-08 Sony Corp マスクｒｏｍの製造方法
JPH05304277A (ja) * 1992-04-28 1993-11-16 Rohm Co Ltd 半導体装置の製法
US5432103A (en) * 1992-06-22 1995-07-11 National Semiconductor Corporation Method of making semiconductor ROM cell programmed using source mask
EP0575688B1 (en) * 1992-06-26 1998-05-27 STMicroelectronics S.r.l. Programming of LDD-ROM cells
US5571738A (en) * 1992-09-21 1996-11-05 Advanced Micro Devices, Inc. Method of making poly LDD self-aligned channel transistors
US5378641A (en) * 1993-02-22 1995-01-03 Micron Semiconductor, Inc. Electrically conductive substrate interconnect continuity region and method of forming same with an angled implant
US5858845A (en) * 1994-09-27 1999-01-12 Micron Technology, Inc. Electrically conductive substrate interconnect continuity region and method of forming same with an angled implant
US5306657A (en) * 1993-03-22 1994-04-26 United Microelectronics Corporation Process for forming an FET read only memory device
US5736420A (en) * 1993-08-20 1998-04-07 National Semiconductor Corporation Process for fabricating read only memories, with programming step performed midway through the fabrication process
US5514609A (en) * 1994-05-13 1996-05-07 Mosel Vitelic, Inc. Through glass ROM code implant to reduce product delivering time
US5576235A (en) * 1994-06-23 1996-11-19 United Microelectronics Corporation ROM coding process with self-aligned implantation and the ROM produced thereby
US5529942A (en) * 1994-06-23 1996-06-25 United Microelectronics Corp. Self-aligned coding process for mask ROM
US6230071B1 (en) * 1996-05-24 2001-05-08 The Regents Of The University Of California Depth enhancement of ion sensitized data
US6020241A (en) * 1997-12-22 2000-02-01 Taiwan Semiconductor Manufacturing Company Post metal code engineering for a ROM
ITRM20010298A1 (it) * 2001-05-31 2002-12-02 Micron Technology Inc Interfaccia di comando di utilizzatore con decodificatore programmabile.
JP2002343894A (ja) * 2001-05-16 2002-11-29 Matsushita Electric Ind Co Ltd 半導体装置
US6853587B2 (en) 2002-06-21 2005-02-08 Micron Technology, Inc. Vertical NROM having a storage density of 1 bit per 1F2
US6873550B2 (en) 2003-08-07 2005-03-29 Micron Technology, Inc. Method for programming and erasing an NROM cell
US6830963B1 (en) 2003-10-09 2004-12-14 Micron Technology, Inc. Fully depleted silicon-on-insulator CMOS logic
US7202523B2 (en) 2003-11-17 2007-04-10 Micron Technology, Inc. NROM flash memory devices on ultrathin silicon
US7157769B2 (en) 2003-12-18 2007-01-02 Micron Technology, Inc. Flash memory having a high-permittivity tunnel dielectric
US7221018B2 (en) 2004-02-10 2007-05-22 Micron Technology, Inc. NROM flash memory with a high-permittivity gate dielectric
US6952366B2 (en) 2004-02-10 2005-10-04 Micron Technology, Inc. NROM flash memory cell with integrated DRAM
US7274068B2 (en) 2004-05-06 2007-09-25 Micron Technology, Inc. Ballistic direct injection NROM cell on strained silicon structures
US7750414B2 (en) * 2008-05-29 2010-07-06 International Business Machines Corporation Structure and method for reducing threshold voltage variation
US9069042B2 (en) 2013-11-05 2015-06-30 Freescale Semiconductor, Inc. Efficient apparatus and method for testing digital shadow logic around non-logic design structures

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4384399A (en) * 1978-03-20 1983-05-24 Texas Instruments Incorporated Method of making a metal programmable MOS read only memory device
US4294001A (en) * 1979-01-08 1981-10-13 Texas Instruments Incorporated Method of making implant programmable metal gate MOS read only memory
US4272303A (en) * 1978-06-05 1981-06-09 Texas Instruments Incorporated Method of making post-metal ion beam programmable MOS read only memory
US4273303A (en) * 1979-03-16 1981-06-16 The Boeing Company Adaptive airplane landing gear
US4235011A (en) * 1979-03-28 1980-11-25 Honeywell Inc. Semiconductor apparatus
US4364167A (en) * 1979-11-28 1982-12-21 General Motors Corporation Programming an IGFET read-only-memory
US4295209A (en) * 1979-11-28 1981-10-13 General Motors Corporation Programming an IGFET read-only-memory
US4329186A (en) * 1979-12-20 1982-05-11 Ibm Corporation Simultaneously forming fully implanted DMOS together with enhancement and depletion mode MOSFET devices
US4356042A (en) * 1980-11-07 1982-10-26 Mostek Corporation Method for fabricating a semiconductor read only memory
US4406049A (en) * 1980-12-11 1983-09-27 Rockwell International Corporation Very high density cells comprising a ROM and method of manufacturing same
US4380866A (en) * 1981-05-04 1983-04-26 Motorola, Inc. Method of programming ROM by offset masking of selected gates
US4364165A (en) * 1981-05-28 1982-12-21 General Motors Corporation Late programming using a silicon nitride interlayer
US4358889A (en) * 1981-05-28 1982-11-16 General Motors Corporation Process for making a late programming enhanced contact ROM
JPS5830154A (ja) * 1981-08-17 1983-02-22 Toshiba Corp 固定記憶半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0532259U (ja) * 1991-10-11 1993-04-27 トヨタ車体株式会社 車両キヤブとリヤボデー間の落下物防止装置
US5538906A (en) * 1994-03-29 1996-07-23 Sharp Kabushiki Kaisha Process for producing mask ROM

Also Published As

Publication number Publication date
EP0132033A1 (en) 1985-01-23
ATE32806T1 (de) 1988-03-15
DE3469645D1 (en) 1988-04-07
US4513494A (en) 1985-04-30
EP0132033B1 (en) 1988-03-02
CA1204863A (en) 1986-05-20

Similar Documents

Publication Publication Date Title
JPS6028263A (ja) Ｒｏｍをカスタムプログラムするための方法
Kang et al. CMOS digital integrated circuits
US6335228B1 (en) Method for making an anti-fuse
US5517061A (en) CMOS read only memory with programming at the second metal layer on a two-metal process
US5792681A (en) Fabrication process for MOSFET devices and a reproducible capacitor structure
JPH0322462A (ja) 集積回路に局部的相互接続を形成するための方法と集積回路トランジスタ構造
US5622882A (en) Method of making a CMOS dynamic random-access memory (DRAM)
JPS643345B2 (ja)
US20040043592A1 (en) Method of forming a gate contact in a semiconductor device
US5514610A (en) Method of making an optimized code ion implantation procedure for read only memory devices
JPH05114649A (ja) マスクプログラマブルゲートアレイ製造方法
US5616946A (en) VLSI ROM programmed by selective diode formation
US5679598A (en) Method of making a CMOS dynamic random-access memory (DRAM)
KR100246162B1 (ko) 주변 회로 내의 트랜지스터 형성 방법
US5705404A (en) Method of implant verification in semiconductor device using reticle specific indicator
US6107126A (en) Method to form different threshold NMOSFETS for read only memory devices
US6479355B2 (en) Method for forming landing pad
JP2002093745A (ja) 半導体装置の製造方法
US4390971A (en) Post-metal programmable MOS read only memory
US5506167A (en) Method of making a high resistance drain junction resistor in a SRAM
US5648290A (en) Method of making a CMOS dynamic random-access memory (DRAM)
KR0179794B1 (ko) 반도체 소자의 웰 형성방법
JP3394895B2 (ja) 半導体記憶装置およびその製造方法
US6806142B1 (en) Method for coding semiconductor permanent store ROM
JP2797498B2 (ja) 半導体装置の製造方法