JPS6045865A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6045865A JPS6045865A JP15280283A JP15280283A JPS6045865A JP S6045865 A JPS6045865 A JP S6045865A JP 15280283 A JP15280283 A JP 15280283A JP 15280283 A JP15280283 A JP 15280283A JP S6045865 A JPS6045865 A JP S6045865A
- Authority
- JP
- Japan
- Prior art keywords
- request signal
- controlled
- turned
- interrupt request
- interruption request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の対象
本発明は情報処理装置に係り、特にハードウェア的に分
割された回路又は装置の接続状態を判定する方法に関す
る。
割された回路又は装置の接続状態を判定する方法に関す
る。
（ｂ）従来技術
従来の接続装置の判定方式として
ｉ）ザービスプロセソサー又は直接キーにょって情報処
理装置内の特定の記録回路にフラグを設定すると言った
人手によって接続情報を設定する方式 ｉｉ ）制御装置から被制御装置にアクセス要求を出し
て所定の時間が経過しても応答信号が帰ってこない（い
わゆるタイムアウト）ことによって未接続であることを
制御装置が認識する方法に対する保証方法に問題があっ
た。ｉｉ）の方式では所定時間待たねばならず特に未接
続回路が多くなる程時間がかかると言った欠点があった
。
理装置内の特定の記録回路にフラグを設定すると言った
人手によって接続情報を設定する方式 ｉｉ ）制御装置から被制御装置にアクセス要求を出し
て所定の時間が経過しても応答信号が帰ってこない（い
わゆるタイムアウト）ことによって未接続であることを
制御装置が認識する方法に対する保証方法に問題があっ
た。ｉｉ）の方式では所定時間待たねばならず特に未接
続回路が多くなる程時間がかかると言った欠点があった
。
（ｃ）本発明の目的
本発明の目的は制御装置と複数の被ｉ１ｉ＋制御装置と
で構成される情報処理装置において、制御装置によって
制御されるために設けられた複数の被制御装置又は回路
からの割込み要求信号インクフェースをそのまま変更せ
ずに利用して被制御装置の接続状態を判別する方式を提
供することにある。
で構成される情報処理装置において、制御装置によって
制御されるために設けられた複数の被制御装置又は回路
からの割込み要求信号インクフェースをそのまま変更せ
ずに利用して被制御装置の接続状態を判別する方式を提
供することにある。
（ｄ）本発明の要点
本発明は被制御装置からの割込み要求信号線を、被制御
装置の接続状態の判別に利用するために、装置の電源Ｏ
Ｎ又はシステムリセット等によってＯＮとし該別込み要
求信号を制御装置が認識した７多ＯＦ Ｆとなるように
制御することによって従来の割込み要求のためのインタ
フェースを変更せずに容易に被制御装置の接続状態を判
別できるようにしたものである。
装置の接続状態の判別に利用するために、装置の電源Ｏ
Ｎ又はシステムリセット等によってＯＮとし該別込み要
求信号を制御装置が認識した７多ＯＦ Ｆとなるように
制御することによって従来の割込み要求のためのインタ
フェースを変更せずに容易に被制御装置の接続状態を判
別できるようにしたものである。
（ｅ）発明の実施例
第１図が本発明の一実施例であって１は制御装置、２〜
４は被制御装置、５〜７ば被制御装置からの制御装置に
対する割込み要求信号線、８〜１０ば被制御装置２〜４
の制御装置１に対する接続状態を示す接続情報レジスタ
、１１〜１３は被制御装置における稲常の割込み要求信
号線、１４〜１６は論理和回路であって、上記通常の割
込み要求信号線１１〜１３と上記接続状態レジスタ８〜
ｌＯの出力との論理和出力を上記割込み要求信号線５〜
７に接続する。
４は被制御装置、５〜７ば被制御装置からの制御装置に
対する割込み要求信号線、８〜１０ば被制御装置２〜４
の制御装置１に対する接続状態を示す接続情報レジスタ
、１１〜１３は被制御装置における稲常の割込み要求信
号線、１４〜１６は論理和回路であって、上記通常の割
込み要求信号線１１〜１３と上記接続状態レジスタ８〜
ｌＯの出力との論理和出力を上記割込み要求信号線５〜
７に接続する。
金波制御装置の接続情報レジスタ８〜１ｏが電源オン又
はシステムリセット信号によってＯＮとなると上記論理
和回路１４〜１６を経由して割込み要求信号線５〜７が
付勢され制御装置に対して夫々の被制御装置が接続され
ていることを通知する。
はシステムリセット信号によってＯＮとなると上記論理
和回路１４〜１６を経由して割込み要求信号線５〜７が
付勢され制御装置に対して夫々の被制御装置が接続され
ていることを通知する。
制御装置側でこの割込め要求信号のチェックを行い終了
したとき直ちに上記接続情報レジスタ８〜１０をリセッ
トするために例えば特定の命令を被制御装置に送出する
（ルートは図示せず）と被制御装置側で該命令が受信さ
れて上記接続情報レジスタがリセットされる。
したとき直ちに上記接続情報レジスタ８〜１０をリセッ
トするために例えば特定の命令を被制御装置に送出する
（ルートは図示せず）と被制御装置側で該命令が受信さ
れて上記接続情報レジスタがリセットされる。
この接続情報レジスタ８〜１０はそのセット条件が前述
の電源ＯＮ又はシステムリセット信号によるだけモある
ので、電源Ｑ、Ｎ又はシステムリセットが行われない限
り再びＯＮになることばないので以降の割込み要求信号
線８〜１０は通常の割込み要求信号線として使用できる
。
の電源ＯＮ又はシステムリセット信号によるだけモある
ので、電源Ｑ、Ｎ又はシステムリセットが行われない限
り再びＯＮになることばないので以降の割込み要求信号
線８〜１０は通常の割込み要求信号線として使用できる
。
該レジスタ８〜１０のリセット方法については、前述の
ような制御装置からの命令によるだけでなく、制御装置
１が割込み要求信号線５〜７を通して該信号の認識が完
了すれば直ちにリセットできるようにハードウェアで構
成しても良い。
ような制御装置からの命令によるだけでなく、制御装置
１が割込み要求信号線５〜７を通して該信号の認識が完
了すれば直ちにリセットできるようにハードウェアで構
成しても良い。
以上の説明から明らかなように、制御装置１は該別込め
要求信号を被制御装置の接続状態を判別する信号と通常
の割込み要求信号とに切分けて識別制御する必要がある
が、その手段そのものは本発明の主旨とは直接関係ない
のでここでは省略する。
要求信号を被制御装置の接続状態を判別する信号と通常
の割込み要求信号とに切分けて識別制御する必要がある
が、その手段そのものは本発明の主旨とは直接関係ない
のでここでは省略する。
面別込み要求信号のインタフェースについて本発明でば
１：１の割込み要求信号線としているが、本発明の適用
範囲がこれに限定されないことは言う迄もない。
１：１の割込み要求信号線としているが、本発明の適用
範囲がこれに限定されないことは言う迄もない。
（ｆ）発明の効果
本発明によれば、制御装置で特定の割込み処理を行うだ
けで被制御装置又は回路の接続状態を判別できるので情
報処理の高速化、高信頼化に効果がある。
けで被制御装置又は回路の接続状態を判別できるので情
報処理の高速化、高信頼化に効果がある。
第１図は本発明の一実施例を説明する図である。
図において１は制御装置、２〜４は被制御装置。
５〜７は割込み要求信号線、８〜１０ば接続情報レジス
タを示す。
タを示す。
Claims (1)
- 制御装置と該制御装置によって制御されるためにおいて
、前記割込め要求信号を電源ＯＮまたはシステムリセッ
ト時にＯＮにし、その割込み要求信号を制御装置が認識
した後に’ＯＦ Ｆとして以降通常の割込み要求ができ
るように前記割込み要求信号を制御することを特徴上す
る情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15280283A JPS6045865A (ja) | 1983-08-22 | 1983-08-22 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15280283A JPS6045865A (ja) | 1983-08-22 | 1983-08-22 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6045865A true JPS6045865A (ja) | 1985-03-12 |
| JPS6359181B2 JPS6359181B2 (ja) | 1988-11-18 |
Family
ID=15548471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15280283A Granted JPS6045865A (ja) | 1983-08-22 | 1983-08-22 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045865A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56145412A (en) * | 1980-04-14 | 1981-11-12 | Hitachi Ltd | Interruption signal receiving circuit |
-
1983
- 1983-08-22 JP JP15280283A patent/JPS6045865A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56145412A (en) * | 1980-04-14 | 1981-11-12 | Hitachi Ltd | Interruption signal receiving circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6359181B2 (ja) | 1988-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960002543B1 (ko) | 주변 장비 제어 장치 | |
| EP0510241A2 (en) | Upgradeable/downgradeable computer | |
| JPS6045865A (ja) | 情報処理装置 | |
| JPH06105448B2 (ja) | 優先使用遅延回路 | |
| JP2002032326A (ja) | 拡張スロットホットプラグ制御装置 | |
| JPH0348544B2 (ja) | ||
| JPS59146326A (ja) | チヤネル装置の制御方式 | |
| JPH05282244A (ja) | 情報処理装置 | |
| JPS59121519A (ja) | 入出力制御装置におけるクロツク停止制御方式 | |
| JPS599768A (ja) | デ−タ処理装置の初期設定装置 | |
| JP2569694B2 (ja) | ディスク制御装置 | |
| JP2747011B2 (ja) | 割込み信号インタフエース | |
| JPS6149260A (ja) | チヤネル処理装置 | |
| JPS61166670A (ja) | サ−ビスプロセツサバス切り替え方式 | |
| JPH04140810A (ja) | 情報処理装置 | |
| JPH0239817B2 (ja) | Warikomiseigyohoshiki | |
| JPH0460262B2 (ja) | ||
| JPS6045867A (ja) | 情報処理装置 | |
| JPS59123030A (ja) | デ−タ処理装置 | |
| JPS58188350A (ja) | 磁気テ−プ装置の制御方式 | |
| JPH0150939B2 (ja) | ||
| JPH02211551A (ja) | 情報処理装置 | |
| JPH0573480A (ja) | マイクロプロセツサシステムのバス制御方式 | |
| JPH05120201A (ja) | データ処理装置 | |
| JPS6124741B2 (ja) |