JPS6047610B2 - デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、データ処理装置、特に分岐命令をまとめて格
納するランダム・アクセス型の分岐用テーブル・バッフ
ァと順次子め定められた順序に実行される順序処理命令
群をまとめて格納するランダム・アクセス型の順序命令
制御メモリとをもうけ、上記分岐用テーブル・バッファ
の内容を交換することによつて処理態様を随時変更でき
るようにしたデータ処理装置に関するものである。

例えばコンパイラなどにおいては、トランジシヨン・マ
トリクスと呼ばれる如きプログラムがあるが、このよう
な処理を実行できるハードウェアを構成しようとすると
、従来公知のマイクロプログラムの形態のままでは多く
の難点が存在する。それは、予め定められた順序にした
がつて順次実行してゆく順序処理命令群と例えば条件に
したがつて分岐を行なう分岐命令とが混在していること
に起因している。本発明は、上記の点を解決することを
目的とし、ており、上記２つのタイプの命令を分離ちて
格納するメモリをもうけ、データ処理装置の処理態様を
随時変更できるようにしたデータ処理装置を提供するこ
とを目的としている。

そしてそのため、本発明のデータ処理装置はマイクロプ
ログラムが格納される制御メモリを有するマイクロプロ
グラム方式のデータ処理装置において、上記マイクロプ
ログラム中の分岐命令をまとめて格納するランダム・ア
クセス型の分岐用テーブル・バッファと、順次子め定め
られた順序に実行される順序処理命令群をまとめて格納
するランダム・アクセス型の順序命令制御メモリと、命
令により上記分岐用テーブル・バッファをアクセスする
モ―ドと上記順序命令制御メモリをアクセスするモード
とがセットされるモード・レジスタと、上記分岐用テー
ブル◆バッファをアクセスするアドレス情報がセットさ
れる論理プロセッサ・アドレス・レジスタとをもうけ、
上記モード・レジスタの内容にもとづいて上記分岐用テ
ーブル・バッファにおける上記論理プロセッサ◆アドレ
ス●レジスタの内容で指定される番地をアクセスするよ
う構成され、上記分岐用テーブル・バッファの内容にも
とづいて上記順序命令制御メモリ中の指定された先頭番
地をアクセスし以後の処理を実行すると共に、当該以後
の処理の実質上末尾が実行された時点で上記分岐用テー
ブル・バッファがアクセスされて上記順序命令制御メモ
リにおける他の以後の処理の実行に移行するよう構成さ
れたことを特徴としている。以下図面を参照しつつ説明
する。図は本発明の一実施例構成を示す。

図中１−０はランダム●アクセス型の分岐用テーブル●
バッファであつて分よ命令がまとめて格納されるもの、
１−１は順序命令制御メモリであって予め定められた順
序にしたがつて順に実行される命令群４が格納されるも
の、２はストーリツジ・データ・レジスタ、３はデコー
ダであつてデータ・レジスタ２にロードされたマイクロ
命令を解読して処理を実行せしめるもの、４はストーリ
ツジ・データ・アドレス・レジスタであつて上記分岐用
テー．ブル・バッファ１−０および順序命令制御メモリ
１−１に対するアクセス◆アドレスがセットされるもの
、５は分岐条件制御部であつて分岐命令にしたがつて読
出される複数個の分岐先の１つをマシン状態にしたがつ
て選択するもの、６はローカ・ル・ストーリツジ、７は
論理プロセッサ●アドレス◆レジスタであつて上記分岐
用テーブル●バッファ１−０に対するアクセス・アドレ
スがセットされるもの、８はモード・レジスタであつて
上記分岐用テーブル●バッファ１−０をアクセスするか
上記順序命令制御メモリ１−１をアクセスするかを指示
するモード指示情報がセットされるもの、９はリンク●
アドレス●バッファ●レジスタであつて上記論理プロセ
ッサ・アドレス・レジスタ７の内容が転送されて保持さ
れるもの、１０，１１は夫々ラッチ、１２，１３は夫々
アンド回路を表わしている。本発明の場合、分岐命令図
示Ａ，Ｂなどのみがｌまとめて分岐用テーブル・バッフ
ァ１−０にまとめて格納され、先頭番地が指示されれば
以下予め定められた順序で処理を実行してゆく順序命令
群Ｐｌ，Ｐ２などのみがまとめて順序命令制御メモリ１
−１内に格納される。

メモリ１−１から読出される順序命令の１つであるマイ
クロ命令には公知の如く次アドレス指定パートＮＡをも
つており、後述する如く該次アドレス指定パートＮＡの
内容にしたがつて次々と次に実行すべきマイクロ命令を
読出してゆくようにされる。また上記分岐”用テーブル
・バッファ１−０や順序命令制御メモリ１−１から読出
されたマイクロ命令は、言うまでもなくストーリツジ・
データ・レジスタ２にロードされ、デコーダ３によつて
解読される。そして該解読出力によつて公知の如く当該
マイクロ命令で指定された演算を実行すべくバス・ゲー
トなどをオンまたはオフするよう制御する。上記論理プ
ロセッサ・アドレス・レジスタ７の内容は、命令などに
よつて任意の値をセットしたり、あるいはカウンタなど
で随時セットされる。

なお当該セットされる値は、図示分岐命令図示Ａや分岐
命令図示Ｂの格納アドレスに対応している。したがつて
当該値を適宜セットすることによつて、順序命令群Ｐ１
やＰ２・・・・・・などの組合わせとその順番とを変化
させることが容易となる。またモード・レジスタ８の内
容は、順序命令制御メモリ１−１から読出される命令に
よつて任意に書替えられる。今、論理プロセッサ●アド
レス・レジスタ７にある値がセットされ、その内容がリ
ンク・アドレス●バッファ●レジスタ９に転送されてい
る状態のもとで、モード・レジスタ８の内容が論理ＲＯ
Ｊに切替えられたとする。

これによつて、アンド回路１２がオフされ、アンド回路
１３がオンされる。そしてリンク・アドレス・バッファ
・レジスタ９の内容がストーリツジ・アドレス・レジス
タ４にロードされ、ラッチ１１に一時保持される。この
とき上記モード●レジスタ８の内容ＲＯ．Ｊが上記スト
ーリツジ・アドレス◆レジスタ４の内容の先頭ビットに
附加される。これによつて、先頭ビットが１０ョである
ことから分岐用テーブル●バッファ●レジスタ１−０の
所定番地がアクセスされて、データ●レジスタ２にロー
ドされる。即ち、当該番地に格納されている分岐命令例
えばＡが読出され、デコーダ３によつて解読されて実行
され、例えば分岐先となるてあろう複数個の順序命令群
の先頭番地に格納されるマイクロ命令が順序命令制御メ
モリ１−１から読出される。そして上記モード レジス
タ８の内容は１しに戻される。このとき、分岐条件制御
部５においてマシン状態にもとづいて分岐先が決定され
、上記読出される複数の命令の１つ例えば命令群Ｐ１の
先頭の命令が選択されてデータ●レジスタ２にロードさ
れる。上記の如くモード・レジスタ８の内容がＲｌＪに
なつたために、以降の処理においてはアンド回路１２が
オンされ、データ・レジスタ２にロードされたマイクロ
命令中の次アドレス・パートＮＡの内容がストーリツジ
●アドレス・レジスタ４にセットされ、ラッチ１１にラ
ッチされるときモード・レジスタの内容１しが先頭ビッ
トに附加され、以後命令群Ｐ１の命令が順次読出されて
実行される。

この間論理プロセッサ・アドレス・レジスタ７の内容が
更新されて、リンク・アドレス・バッファ・レジスタ９
内に保持される。そして、上記命令群Ｐ１の例えば最後
の命令によつて上記モード・レジスタ８の内容をＲＯョ
に切替える。これによつて再び分岐用テーブル・バッフ
ァ１−０の所定番地がアクセスされ、例えば図示の分岐
命令Ｂが読出される。以下同様に次々と処理が実行され
てゆくが、順序命令制御メモリ１−１からの命令が順次
実行されてゆく間に、次に如何なる分岐命令を用意すべ
きかは処理に応じて決定できる。

この点を利用して、リンク●アドレス●バッファ●レジ
スタ９の内容にもとづいて分岐用テーブル・バッファ１
−０から分岐命令をプリフエツチせしめることができる
。この場合、分岐用テーブル●バッファ１一０と順序命
令制御メモリ１−１とに対するアクセス・アドレスを独
立化することが好ましい。分岐用テーブル●バッファ１
−０の内容は、必要に応じて例えばコンソール・ファイ
ル（図示せず）の内容と交換することができる。また必
要に応じて主記憶装置に書込まれるマクロ命令によつて
書替えることもできる。更に言うまでもなく、順序命令
制御メモＩ川−１の内容もまた必要に応じてコンソール
・ファイルの内容と交換することができる。以上説明し
た如く、本発明によれば分岐用テーブル●バッファ１−
０内に分岐命令をまとめて格゜納するようにしたので、
該分岐用テーブル・バッファ１−０の内容を交換すれば
任意の処理態様をとるようにすることが自由となる。そ
して論理プロセッサ・アドレス・レジスタ７の内容を選
択することができ、従来公知のマイクロプログラム方、
式のデータ処理装置にくらべて自由度が一段と増し、し
かもプログラムの細部ステップを直接変更することが可
能となる。

【図面の簡単な説明】

図は本発明の一実施例構成を示す。

Claims (1)

1. 【特許請求の範囲】 １ マイクロプログラムが格納される制御メモリを有す
   るマイクロプログラム方式のデータ処理装置において、
   上記マイクロプログラム中の分岐命令をまとめて格納す
   るランダム・アクセス型の分岐用テーブル・バッファと
   、順次子め定められた順序に実行される順序処理命令群
   をまとめて格納するランダム・アクセス型の順序命令制
   御メモリと、命令により上記分岐用テーブル・バッファ
   をアクセスするモードと上記順序命令制御メモリをアク
   セスするモードとがセットされるモード・レジスタと、
   上記分岐用テーブル・バッファをアクセスするアドレス
   情報がセットされる論理プロセッサ・アドレス・レジス
   タとをもうけ、上記モード・レジスタの内容にもとづい
   て上記分岐用テーブル・バッファにおける上記論理プロ
   セッサ・アドレス・レジスタの内葉で指定される番地を
   アクセスするよう構成され、上記分岐用テーブル・バッ
   ファの内容にもとづいて上記順序命令制御メモリ中の指
   定された先頭番地をアクセスし以後の処理を実行すると
   共に、当該以後の処理の実質上末尾が実行された時点で
   上記分岐用テーブル・バッファがアクセスされて上記順
   序命令制御メモリにおける他の以後の処理の実行に移行
   するよう構成されたことを特徴とするデータ処理装置。 ２ 上記順序命令制御メモリ内に格納されるマイクロ命
   令によつて上記モード・レジスタの内容を切替えるよう
   構成されることを特徴とする特許請求の範囲第１項記載
   のデータ処理装置。３ 上記分岐用テーブル・バッファ
   の内容を、マイクロ命令によつて書替え得るよう構成さ
   れることを特徴とする特許請求の範囲第１項または第２
   項記載のデータ処理装置。