JPS617953A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、ディジタル情報のパック、アンパック機能
を内蔵したメそり装置に関するものである。

〔従来の技術〕

第１図は例えば特開昭５７−１０８５２号及び特開昭５
７−１６２１９３号に示されているように、従来のメモ
リ装置の概略構成を示すブロック図である。図において
、１はシステムバスＢからのアドレスをデコードするデ
コーダ、２はシステムバスＢとデータを授受するバッフ
ァ、３はメモリ、４はシステムバスＢからの制御（命令
）に応答する制御回路である。この他にも図示なしの周
辺回路が付加される。

次に動作について説明する。ここではメモリ装置がシー
ケンス演算処理を行うシステムに適用された場合につい
て説明する。

まず、図示なしのプロセスからビット単位でディジタル
情報を持ったディジタルデータが入力されると、システ
ムバスＢ及びバッファ２を介してメモリ３に一旦貯えら
れる。即ち、ソフトウェア処理によってシステムバスＢ
上のディジタル情報をバイトあるいはワード単位に展開
し、即ちアンパック（ＵＮＰＡＣＫ）　Ｌメモリ３に貯
える。

この展開されたディジタル情報を用いてシーケンス演算
をした後、その結果メモリ３に貯える。

メモリ３０バイトあるいはワード単位のディジタル情報
はその後ソフトウェア処理によってビット単位に情報を
持つように統合加工され、即ちバック（ＰＡＣＫ）され
死後、プロセスに出力される。

第２図は以上説明したシーケンス演算処理を流れ図にし
て示したものである。　　　　゛従来のメモリ装置は以
上のように構成されたので１、シーケンス演算を行うシ
ステムに適用すると、ソフトウェア処理としてバック及
びアンパック処理が必要となシ、ソフトウェアの負荷上
無視できない量の処理時間必要となる欠点があった。

〔発明の概要〕

この発明は、上記のような従来のものの欠点を、除去す
るため罠なされたもので、バック及びアンバック処理の
メモリ及び制御回路を備えることによりシステムのソフ
トウェアの負荷を減らし、シーケンス演算の処理速度を
高めることができるメモリ装置を提供することを目的と
する。

〔発明の実施例〕

以下、この発明の実施例“を図について説明する。

第３図において２１はシステムバスＢかう受ケ堆るアド
レスのバッファ、２２はシステムバスＢと授受するデー
タのバッファ、２３はバッファ２１のアドレスをデコー
ドするデコーダ、２４はシステムバスＢからの制御命令
に応答する制御回路、２５は書込読出用アドレスの選択
回路、２６はアンバックデータ用のメそり、２７はバッ
クデータ用のメモリ、２８はアンバックビット用の制御
回路、２９はバックビット用の制御回路である。

次に本発明によるメモリ装置をシーケンス演算に適用し
た場合の動作について説明する。

０）まず、ビット単位に情報を持ったプロセスからの入
力データは制御回路２４の制御によシステムバスＢから
バッファ２２を介してメモリ２６にアノバックしてセー
ブされる。

←）　シーケンス演算を行う際にはメモリ２６よシバイ
ト単位に情報を持ったデータとして読出す。

この時、メモリ２６から読出される情報ビットは制御回
路２Ｂの制御によって選択される。

ｆ→　シーケンス演算の結果はバイト単位の情報のうち
１つのビットのみを有意としてメモリ２７に書込む。こ
の時、書込みビットのアドレスは制御回路２９の制御に
よって選択される。

に）　プロセスへの出力データとなる出力データは、制
御回路２９の制御によｐビット単位に情報を持ち、バッ
クされたデータとしてメモリ２Ｔから読出され、出力装
置（図示なし）に書込まれる。

以上のシーケンス演算に必要なメモリアドレスは入力デ
ータ、アッパツクされた入力データ、シーケンス演算結
果データ、出力データそれぞれ別個にデコーダ２３によ
シ設定可能である。またそれぞれのメモリエリアに対す
る書込、読出しの制御はデコーダ２３、制御回路２４及
び選択回路２５によって行われる。以上説明したシーケ
ンス演算処理を第４図に流れ図にて示す。

なお上記実施例はメモリ装置にバック及びアンバック機
能を設けたものを示したが、プロセス入出力装置に対し
バック及びアンバック機能を設けても同様の効果を奏す
る。

〔発明の効果〕

以上のように、この発明によればアンバック及びバック
処理用のメモリ及び制御回路を備えたことにより、シー
ケンス演算におけるバック及びアンパック処理が省略で
き、演算処理上の負荷を削減することができる効果があ
る。

【図面の簡単な説明】

第１図は従来のメモリ装置のブロック図、第２図は第１
図に示すメモリ装置の動作の流れ図、第３図はこの発明
の一実施例によるメモリ装置のブロック図、第４図は第
３図に示すメモリ装置の動作の流れ図である。 １．２３・・・デコーダ、２，２１．２２・・・バッフ
ァ、３，２６．２７・・・メモリ、４．２４．２８゜２
９・・・制御回路、２３・・・デコーダ。 なお、図中、同一符号は同一部分を示す。

Claims (1)

【特許請求の範囲】
1. ビット単位に情報を持つデータを設定された番地に記憶
   し、かつ上記データをバイト単位に展開した形で設定さ
   れた上記番地から読み出される第１メモリと、上記第１
   メモリから読み出されたデータを設定されたエリアに記
   憶し、かつビット単位に情報を持つ形で上記エリアから
   読み出される第２メモリと、上記第１及び第２メモリの
   データのアクセスを制御するための複数の制御装置とを
   備えたメモリ装置。