JPS6190471A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6190471A JPS6190471A JP59212874A JP21287484A JPS6190471A JP S6190471 A JPS6190471 A JP S6190471A JP 59212874 A JP59212874 A JP 59212874A JP 21287484 A JP21287484 A JP 21287484A JP S6190471 A JPS6190471 A JP S6190471A
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- temporary gate
- annealing
- temporary
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
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- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＧａＡｓＦＥＴ （ＧａＡｓ電界効果トランジ
スタ）などの半導体装置の製造方法に関するものである
。
スタ）などの半導体装置の製造方法に関するものである
。
近年、ＧａＡｓ、 ＧａＡｔＡｓ等の化合物半導体を用
いた超高周波ディスクリートＦＥＴ、集積回路の研究開
発が活発に行なわれており、これらのデバイスの一層の
高性能化が急務である。
いた超高周波ディスクリートＦＥＴ、集積回路の研究開
発が活発に行なわれており、これらのデバイスの一層の
高性能化が急務である。
化合物半導体ＦＥＴの性能を向上させるためには、ＦＥ
Ｔのゲート・ソース間の抵抗Ｒｓ ｆ低減することが一
つのポイントである。この抵抗Ｒｓを低減するために、
従来は、ゲート電極をマスクとして高濃度層（通常はｎ
層）′ｔ−イオン注入していた。
Ｔのゲート・ソース間の抵抗Ｒｓ ｆ低減することが一
つのポイントである。この抵抗Ｒｓを低減するために、
従来は、ゲート電極をマスクとして高濃度層（通常はｎ
層）′ｔ−イオン注入していた。
第３図（ａ）〜中）は従来のＧｉＡａＦＥＴの製造方法
の一例を示す工程毎の断面図で、主としてゲート電極形
成工程を示している。
の一例を示す工程毎の断面図で、主としてゲート電極形
成工程を示している。
ｓｇ３図（ａ）に示すように先ず半絶縁性ＧａＡｓ基板
ｌの表面にｎ型能動層２ｔ−形成し％参ヶ樗弁熱性ム
さらに耐
熱性材料からなる仮ゲート電極３を形成する。次に、同
図Φ）に示すように、仮ゲート電極３をマスクとしてｎ
層をイオン注入する。次に、同図（Ｃ）に示すように
、アニール保護膜５を被着した後アニールを行う。次に
、同図（ｄ）に示すように、アニール保護膜５を除去し
た後、同□□□（ｅ）に示すように、ホトレジスト膜６
ｔ−全面に被着する。このとき仮ゲート電極３の上のホ
トレジスト膜６は図示のようにだれて薄くなっている。
ｌの表面にｎ型能動層２ｔ−形成し％参ヶ樗弁熱性ム
さらに耐
熱性材料からなる仮ゲート電極３を形成する。次に、同
図Φ）に示すように、仮ゲート電極３をマスクとしてｎ
層をイオン注入する。次に、同図（Ｃ）に示すように
、アニール保護膜５を被着した後アニールを行う。次に
、同図（ｄ）に示すように、アニール保護膜５を除去し
た後、同□□□（ｅ）に示すように、ホトレジスト膜６
ｔ−全面に被着する。このとき仮ゲート電極３の上のホ
トレジスト膜６は図示のようにだれて薄くなっている。
次に、同図（ｆ）に示すように、ドライエツチングによ
り低ゲート電極３上部のホトレジスト膜６を除去し、仮
ゲー゛ ト電極３ｔ−露出させる。次に、同図（ｇ）に
示すように、ホトレジスト膜６を残したまま、仮ゲート
電極３ｆ：ケミカルエッチングによシ除去し、さらにそ
の後ゲート金属８を上刃より蒸着する。次に、同図中）
に示すように、ホトレジスト膜６を有機溶剤で溶かしリ
フトオフすることにより、ゲート電極９を形成する。
り低ゲート電極３上部のホトレジスト膜６を除去し、仮
ゲー゛ ト電極３ｔ−露出させる。次に、同図（ｇ）に
示すように、ホトレジスト膜６を残したまま、仮ゲート
電極３ｆ：ケミカルエッチングによシ除去し、さらにそ
の後ゲート金属８を上刃より蒸着する。次に、同図中）
に示すように、ホトレジスト膜６を有機溶剤で溶かしリ
フトオフすることにより、ゲート電極９を形成する。
しかしながら、このような従来例の製造方法では、第３
図中）のｌＯで示されるようにゲート電極９とｎ 層４
は極めて接近している。このため耐電圧が低いという欠
点があった。さらに図には示してないがイオン注入によ
るｎ＋層４は、注入イオンの横方開拡がプおよび横方向
拡散がおるため、横方向に拡がりをもっている。このた
めゲート長ＩｇがＩＪＩｍより短くなるとゲート下部の
キャリア濃度が高濃度イオン注入により大きく変化し、
Ｆ ＥＴのしきい値電圧が大きく変化するという欠点が
らり、ゲート長１μ偽以下のＦＥＴには、この技術を応
用することができなかった。
図中）のｌＯで示されるようにゲート電極９とｎ 層４
は極めて接近している。このため耐電圧が低いという欠
点があった。さらに図には示してないがイオン注入によ
るｎ＋層４は、注入イオンの横方開拡がプおよび横方向
拡散がおるため、横方向に拡がりをもっている。このた
めゲート長ＩｇがＩＪＩｍより短くなるとゲート下部の
キャリア濃度が高濃度イオン注入により大きく変化し、
Ｆ ＥＴのしきい値電圧が大きく変化するという欠点が
らり、ゲート長１μ偽以下のＦＥＴには、この技術を応
用することができなかった。
ところで、ｑ高周波、超高速装置用のＦＥＴでは、一般
に０．５μ漢 程度以下のゲート長が必要であり、上記
のように、この０．５μｓ Ｆ Ｅ Ｔの抵抗Ｒｓを耐
電圧を下げることなく低減することは不可能であった。
に０．５μ漢 程度以下のゲート長が必要であり、上記
のように、この０．５μｓ Ｆ Ｅ Ｔの抵抗Ｒｓを耐
電圧を下げることなく低減することは不可能であった。
本発明の目的は、上記欠点を除去せしめ、ゲート長０．
５μ倶以下でも十分な耐電圧と十分に低いＲ３を実現し
たＧａＡｓＦＥＴ などの半導体装置の製造方法を提供
することにある。
５μ倶以下でも十分な耐電圧と十分に低いＲ３を実現し
たＧａＡｓＦＥＴ などの半導体装置の製造方法を提供
することにある。
不備１の発明の半導体装置の製造方法は、能動層が形成
された半導体基板表面に仮ゲート電極を形成する工程と
、該仮ゲート電極ｔマスクとして高濃度層をイオン注入
する工程と、該半導体基板表面にアニール保ｔｉ＊’ｅ
被着した後アニールする工程と、該アニール保護膜を除
去する工程と、前記仮ゲート電極をわずかにケミカルエ
ツチングする工程と、該千尋体□基板表面全体にホトレ
ジスト膜を被着する工程と、ドライエツチングによ〕前
記仮ゲート電極の上部の前記ホトレジスト膜を除去し前
記仮ゲート電極をケミカルエツチングで除去する工程と
、ゲート金属を蒸着しリフトオフ法により゛ゲート電極
を形成する工程とを含むことから構成される。
された半導体基板表面に仮ゲート電極を形成する工程と
、該仮ゲート電極ｔマスクとして高濃度層をイオン注入
する工程と、該半導体基板表面にアニール保ｔｉ＊’ｅ
被着した後アニールする工程と、該アニール保護膜を除
去する工程と、前記仮ゲート電極をわずかにケミカルエ
ツチングする工程と、該千尋体□基板表面全体にホトレ
ジスト膜を被着する工程と、ドライエツチングによ〕前
記仮ゲート電極の上部の前記ホトレジスト膜を除去し前
記仮ゲート電極をケミカルエツチングで除去する工程と
、ゲート金属を蒸着しリフトオフ法により゛ゲート電極
を形成する工程とを含むことから構成される。
不備２の発明の半導体装置の製造方法は、能動層が形成
された半導体基板表面に仮ゲート電極全形成する工程と
、該仮ゲート電極をマスクとして高濃度層をイオン注入
する工程と、該半導体装置表面にアニール保＠膜を被着
した後にアニールする工程と、該半導体基板表面全体に
絶縁膜を被着した後ホトレジスト膜會被着する工程と、
ドライエツチングにより前記仮ゲート電極の上部の前記
ホトレジスト膜全除去し前記絶縁膜を選択的にエツチン
グし前記仮ゲート電極全露出させる工程と、該仮ゲート
電極のみを選択的にエツチングする工程と、前記ホトレ
ジスト膜を除去し全面にゲート金ｉを蒸着する工程と、
ゲート電極断面がＴ型となるように前記ゲート金属を選
択的にエツチングする工程？含むことから構成される。
された半導体基板表面に仮ゲート電極全形成する工程と
、該仮ゲート電極をマスクとして高濃度層をイオン注入
する工程と、該半導体装置表面にアニール保＠膜を被着
した後にアニールする工程と、該半導体基板表面全体に
絶縁膜を被着した後ホトレジスト膜會被着する工程と、
ドライエツチングにより前記仮ゲート電極の上部の前記
ホトレジスト膜全除去し前記絶縁膜を選択的にエツチン
グし前記仮ゲート電極全露出させる工程と、該仮ゲート
電極のみを選択的にエツチングする工程と、前記ホトレ
ジスト膜を除去し全面にゲート金ｉを蒸着する工程と、
ゲート電極断面がＴ型となるように前記ゲート金属を選
択的にエツチングする工程？含むことから構成される。
以下、不発明の実施例について図面全参照して説明する
。
。
第１図（ａｌ〜（ｈｌは不備１の発明の一実施例を示す
ＧａＡｓＦＥＴの工程毎の断面図でて主としてゲート電
極形成工程について示したものである。
ＧａＡｓＦＥＴの工程毎の断面図でて主としてゲート電
極形成工程について示したものである。
第１図（ａ）に示すように、Ｊず中絶縁体ＧａＡｓ基板
１）の表面にｎ型能動層１２を形成し、さらに耐熱性材
料からなる仮ゲート電極１３を形成する。
１）の表面にｎ型能動層１２を形成し、さらに耐熱性材
料からなる仮ゲート電極１３を形成する。
次に同図（ｂ）に示すように、仮ゲート電極１３ｔ−マ
スクにしてｎ 層１４をイオン注入する。次に同図（ｃ
）に示すように、アニール保護膜１５を被着した後アニ
ールを行う。次に同図（ｄ）に示すようにアニール保護
膜１５を除去した後、仮ゲート電極１３をわずかにケミ
カルエツチングすることにより初めの大きさよυもわず
かに小さくする。次に同図（ｅ）に示すように、ホトレ
ジスト膜１６を全面に被着する。次に同図（０に示すよ
うに、ドライエツチングにより仮ゲート電極１３上のホ
トレジスト膜１６を除去し、仮ゲート電極１３ｔ−露出
させる。
スクにしてｎ 層１４をイオン注入する。次に同図（ｃ
）に示すように、アニール保護膜１５を被着した後アニ
ールを行う。次に同図（ｄ）に示すようにアニール保護
膜１５を除去した後、仮ゲート電極１３をわずかにケミ
カルエツチングすることにより初めの大きさよυもわず
かに小さくする。次に同図（ｅ）に示すように、ホトレ
ジスト膜１６を全面に被着する。次に同図（０に示すよ
うに、ドライエツチングにより仮ゲート電極１３上のホ
トレジスト膜１６を除去し、仮ゲート電極１３ｔ−露出
させる。
次に同図＠に示すように、ホトレジスト膜１６を残した
まま、仮ゲート電極１３をケきカルエツチングにより除
去し、さらにその後ゲート金属１８金上方より蒸着する
。次に同図（ｈ）に示すように、ホトレジスト膜１６を
有機溶剤で溶かしリフトオフすることによりゲート電極
１９を形成する。 １すなわち、本実
施例は、第１図（ａ）から（ｃ）までは従来例と同じで
あるが、第１因（ｄ）において仮ゲート電極１３ｉわず
かにケミカルエツチングする点が異なる。ｗ、１図（Ｃ
）からΦ）ｔでの工程も従来例と同じであるが、出来上
がったゲート電極１９の下部端２０はｎ＋層１４とは隔
離されておシＰＥＴの耐電圧は十分に高くなっている。
まま、仮ゲート電極１３をケきカルエツチングにより除
去し、さらにその後ゲート金属１８金上方より蒸着する
。次に同図（ｈ）に示すように、ホトレジスト膜１６を
有機溶剤で溶かしリフトオフすることによりゲート電極
１９を形成する。 １すなわち、本実
施例は、第１図（ａ）から（ｃ）までは従来例と同じで
あるが、第１因（ｄ）において仮ゲート電極１３ｉわず
かにケミカルエツチングする点が異なる。ｗ、１図（Ｃ
）からΦ）ｔでの工程も従来例と同じであるが、出来上
がったゲート電極１９の下部端２０はｎ＋層１４とは隔
離されておシＰＥＴの耐電圧は十分に高くなっている。
−またゲート長１ｇ′は第３図の１ｇよシ短くなってお
Ｆ）０．５１）ｍ以下のｔｇ′も実現できる。さらにｎ
＋層１４とゲート電極１９が離れているためｎ 層１４
の横方内拡がシの影響を押えることができる。
Ｆ）０．５１）ｍ以下のｔｇ′も実現できる。さらにｎ
＋層１４とゲート電極１９が離れているためｎ 層１４
の横方内拡がシの影響を押えることができる。
ただし唯一の欠点としてゲート抵抗の増加が挙げられる
。
。
第２図（ａ）〜（０は不備２の発明の一実施例を示すＧ
ａＡｓＦＥＴの工程毎の断面図である。ｗｃｚ図（ａ）
から（ｄ）までは第１図（ａ）から（ｄ）までの本第１
発明の一実施例と同じである。そして、第２図（ｅ）に
示すように、絶縁膜１７ｔ−被着しさらにホトレジスト
膜１６′ｔ−被着する。次に同図（ｆ）に示すように、
ドライエツチングにより仮ゲート電極１３上部の絶縁膜
１７ｔ−露出させる。次に同図（ｇ）に示すように、ホ
トレジスト１６ｔ−マスクとして絶縁膜１７をケミカル
エツチングして前記仮ゲー）［極１３ｔ−露出させる。
ａＡｓＦＥＴの工程毎の断面図である。ｗｃｚ図（ａ）
から（ｄ）までは第１図（ａ）から（ｄ）までの本第１
発明の一実施例と同じである。そして、第２図（ｅ）に
示すように、絶縁膜１７ｔ−被着しさらにホトレジスト
膜１６′ｔ−被着する。次に同図（ｆ）に示すように、
ドライエツチングにより仮ゲート電極１３上部の絶縁膜
１７ｔ−露出させる。次に同図（ｇ）に示すように、ホ
トレジスト１６ｔ−マスクとして絶縁膜１７をケミカル
エツチングして前記仮ゲー）［極１３ｔ−露出させる。
さらに同図山）に示すように、仮ゲート電極１３をケミ
カルエツチングで除去した後、ホトレジスト膜１６？除
去し、さらに全面にゲート金属１８ｔ−上部から蒸着す
る。最終に同■０）に示すように、ゲート金属１８ｔ−
選択的にエツチングして断面がＴ型となるようにする。
カルエツチングで除去した後、ホトレジスト膜１６？除
去し、さらに全面にゲート金属１８ｔ−上部から蒸着す
る。最終に同■０）に示すように、ゲート金属１８ｔ−
選択的にエツチングして断面がＴ型となるようにする。
本実施例においては、耐電圧が向上するばかりでなく、
ゲート長ｔ ｇＩはｔｇより短くなシ、さらにＴ型ゲー
ト構造となるためゲート抵抗全低減することもできる。
ゲート長ｔ ｇＩはｔｇより短くなシ、さらにＴ型ゲー
ト構造となるためゲート抵抗全低減することもできる。
イオン注入の横方内拡がりの影１）？避けられることは
言うまでもない。
言うまでもない。
なお１本発明の実施例においては、ＧａＡｓＦＥＴをそ
の例として挙げたが、ＦＥＴはＧａＡｓＦＥＴに限らず
、ＧａＡｔＡｓ ／ＧａＡｓ等の選択ドープ構造の２次
元電子ガスＦＥＴにも本発明が適用できることは明らか
でおる。
の例として挙げたが、ＦＥＴはＧａＡｓＦＥＴに限らず
、ＧａＡｔＡｓ ／ＧａＡｓ等の選択ドープ構造の２次
元電子ガスＦＥＴにも本発明が適用できることは明らか
でおる。
以上、詳細説明したとおり、本発明の半導体の製造方法
は、上記の構成により、ゲート長が０．５μｍ以下のＦ
ＥＴに対しても、セルファラインのｎ＋層イオン注入に
よるＲｓ低減を計ることができ、さらに耐電圧を向上さ
せることができ、これらに加えてゲート抵抗を低減きせ
ることも可能でおるという効果を有する。従って、超高
周波、超高速集積回路、ディスクＩＪ −） Ｐ Ｅ
’Ｉ’においてその効果は大きい。
は、上記の構成により、ゲート長が０．５μｍ以下のＦ
ＥＴに対しても、セルファラインのｎ＋層イオン注入に
よるＲｓ低減を計ることができ、さらに耐電圧を向上さ
せることができ、これらに加えてゲート抵抗を低減きせ
ることも可能でおるという効果を有する。従って、超高
周波、超高速集積回路、ディスクＩＪ −） Ｐ Ｅ
’Ｉ’においてその効果は大きい。
第１図（ａ）〜Φ）及び第２図（ａ）〜（ｉ）はそれぞ
れ不備１及び第２の発明の一実施例を示すＧａＡｓＦＥ
Ｔの工程毎の断面図、第３図（ａ）〜（ｈ）は従来のＧ
ａＡｓＦＥＴの製造方法の一例の工程毎の断面図でちる
。 １）・・・・・・ＧａＡｓ基板、１２・・・・・・ｎ型
能動層、１３・・・・・・仮ゲート電極、１４・・・・
−ｎ＋層、１５・・・・・・アニール保護膜％１６・・
・・・・ホトレジスト膜、１７・・・・・・絶縁膜ｖ
１８・・・・・・ゲート金属、１９・・・・・・ゲート
′シ極、２０・・・・・・ゲート電極の下部端。 芋 ／ 図 １乙十・−Ｙレジ゛ヌトル罠 竿 ｌ 図 □ 算 ２ 図 ガ 算 ２ 回 竿 ３ 図
れ不備１及び第２の発明の一実施例を示すＧａＡｓＦＥ
Ｔの工程毎の断面図、第３図（ａ）〜（ｈ）は従来のＧ
ａＡｓＦＥＴの製造方法の一例の工程毎の断面図でちる
。 １）・・・・・・ＧａＡｓ基板、１２・・・・・・ｎ型
能動層、１３・・・・・・仮ゲート電極、１４・・・・
−ｎ＋層、１５・・・・・・アニール保護膜％１６・・
・・・・ホトレジスト膜、１７・・・・・・絶縁膜ｖ
１８・・・・・・ゲート金属、１９・・・・・・ゲート
′シ極、２０・・・・・・ゲート電極の下部端。 芋 ／ 図 １乙十・−Ｙレジ゛ヌトル罠 竿 ｌ 図 □ 算 ２ 図 ガ 算 ２ 回 竿 ３ 図
Claims (2)
- （１）能動層が形成された半導体基板表面に耐熱性材料
からなる仮ゲート電極を形成する工程と、該仮ゲート電
極をマスクとして高濃度層をイオン注入する工程と、該
半導体基板表面にアニール保護膜を被着した後アニール
する工程と、該アニール保護膜を除去する工程と、前記
仮ゲート電極をわずかにケミカルエッチングする工程と
、該半導体基板表面全体にホトレジスト膜を被着する工
程と、ドライエッチングにより前記仮ゲート電極の上部
の前記ホトレジスト膜を除去しさらに前記仮ゲート電極
をケミカルエッチングにより除去する工程と、ゲート金
属を蒸着しリフトオフ法によりゲート電極を形成する工
程とを含むことを特徴とする半導体装置の製造方法。 - （２）能動層が形成された半導体基板表面に耐熱性材料
からなる仮ゲート電極を形成する工程と、該仮ゲート電
極をマスクとして高濃度層をイオン注入する工程と、該
半導体基板表面にアニール保護膜を付けた後アニールす
る工程と、該半導体基板表面全体に絶縁膜を被着した後
ホトレジスト膜を被着する工程と、ドライエッチングに
より前記仮ゲート電極の上部の前記ホトレジスト膜を除
去し前記絶縁膜を選択的にエッチングし前記仮ゲート電
極を露出させる工程と、該仮ゲート電極のみを選択的に
エッチングする工程と、前記ホトレジスト膜を除去し全
面にゲート金属を蒸着する工程と、ゲート電極断面がＴ
型となるように該ゲート金属を選択的にエッチングする
工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212874A JPH0793318B2 (ja) | 1984-10-11 | 1984-10-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212874A JPH0793318B2 (ja) | 1984-10-11 | 1984-10-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6190471A true JPS6190471A (ja) | 1986-05-08 |
| JPH0793318B2 JPH0793318B2 (ja) | 1995-10-09 |
Family
ID=16629696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59212874A Expired - Lifetime JPH0793318B2 (ja) | 1984-10-11 | 1984-10-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793318B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63161676A (ja) * | 1986-12-25 | 1988-07-05 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPS6455871A (en) * | 1987-08-26 | 1989-03-02 | Sumitomo Electric Industries | Manufacture of self-alignment type gate electrode |
| JPH01109771A (ja) * | 1987-10-22 | 1989-04-26 | Mitsubishi Electric Corp | ショットキゲート電界効果トランジスタの製造方法 |
| JPH02192733A (ja) * | 1989-01-20 | 1990-07-30 | Sumitomo Electric Ind Ltd | 電界効果トランジスタの製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229876A (ja) * | 1983-06-13 | 1984-12-24 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
| JPS6144473A (ja) * | 1984-08-08 | 1986-03-04 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
-
1984
- 1984-10-11 JP JP59212874A patent/JPH0793318B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229876A (ja) * | 1983-06-13 | 1984-12-24 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
| JPS6144473A (ja) * | 1984-08-08 | 1986-03-04 | Sumitomo Electric Ind Ltd | 半導体装置の製造方法 |
Cited By (4)
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|---|---|---|---|---|
| JPS63161676A (ja) * | 1986-12-25 | 1988-07-05 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPS6455871A (en) * | 1987-08-26 | 1989-03-02 | Sumitomo Electric Industries | Manufacture of self-alignment type gate electrode |
| JPH01109771A (ja) * | 1987-10-22 | 1989-04-26 | Mitsubishi Electric Corp | ショットキゲート電界効果トランジスタの製造方法 |
| JPH02192733A (ja) * | 1989-01-20 | 1990-07-30 | Sumitomo Electric Ind Ltd | 電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793318B2 (ja) | 1995-10-09 |
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