JPS6214106B2 - - Google Patents
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- JPS6214106B2 JPS6214106B2 JP54032795A JP3279579A JPS6214106B2 JP S6214106 B2 JPS6214106 B2 JP S6214106B2 JP 54032795 A JP54032795 A JP 54032795A JP 3279579 A JP3279579 A JP 3279579A JP S6214106 B2 JPS6214106 B2 JP S6214106B2
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- Japan
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- region
- field effect
- effect transistor
- porous
- junction field
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/83—FETs having PN junction gate electrodes
Landscapes
- Local Oxidation Of Silicon (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は接合形電界効果トランジスタの製造方
法に関する。
法に関する。
第１図に島領域の底面および側面が絶縁物で分
離された構造を有する従来の接合形電界効果トラ
ンジスタの一部断面模形図を示す。第１図で１は
シリコン基板、２は絶縁物、３はたとえばＮ形シ
リコン領域、４はソース領域あるいはドレイン領
域と金属配線とのオーミツクコンタクトをとるた
めのN+形シリコン領域、５はゲート領域であり
３と反対導電形すなわちＰ形シリコン領域であ
る。
離された構造を有する従来の接合形電界効果トラ
ンジスタの一部断面模形図を示す。第１図で１は
シリコン基板、２は絶縁物、３はたとえばＮ形シ
リコン領域、４はソース領域あるいはドレイン領
域と金属配線とのオーミツクコンタクトをとるた
めのN+形シリコン領域、５はゲート領域であり
３と反対導電形すなわちＰ形シリコン領域であ
る。
なお第１図では金属配線を省略している。第１
図において４のN+形シリコン領域からソースお
よびドレイン電極を、５のＰ形シリコン領域から
ゲート電極を金属配線たとえばアルミニウムによ
り取り出せば、島領域の底面および側面が絶縁物
で分離された絶縁分離形接合形電界効果トランジ
スタとなる。
図において４のN+形シリコン領域からソースお
よびドレイン電極を、５のＰ形シリコン領域から
ゲート電極を金属配線たとえばアルミニウムによ
り取り出せば、島領域の底面および側面が絶縁物
で分離された絶縁分離形接合形電界効果トランジ
スタとなる。
第２図に第１図に示した従来の絶縁分離形接合
形電界効果トランジスタにおける絶縁分離構造の
製造方法を工程順に示す。まずＮ形シリコン基板
１の主表面にＰ形シリコン層１１を形成し（同図
Ａ）、さらにその表面にＮ形シリコン層３を形成
する（同図Ｂ）。次いでその表面に耐弗酸性の被
膜である窒化膜Si3N4１２を島領域１４のみに選
択的に被着する（同図Ｃ）。次に上記基板１５を
弗酸溶液中に浸漬し、基板１５に正の電圧を印加
し光を照射しながら陽極処理を行なう。そうする
と弗酸溶液に露出しているＮ形シリコン層３の分
離領域１３から上記基板１５の内部に向かつてシ
リコンの多孔質化が進行していく。多孔質化がＰ
形シリコン層１１に到達すると、そこから多孔質
化はＰ形シリコン層１１内を進行していき、やが
てＰ形シリコン層１１はすべて多孔質化されてし
まう。従つて同図Ｄに示したようにＮ形シリコン
層３からなる島領域１７は底面および側面が多孔
質シリコン１６で取り囲まれた構造となる。上記
基板１８を酸化性雰囲気中で熱処理すると多孔質
シリコン１６は容易に酸化され、絶縁物２とな
る。その後窒化膜１２を除去すれば、第２図Ｅに
示したように絶縁分離構造が得られる。次いで、
通常の半導体装置の製造方法を行なうことによ
り、第１図に示した絶縁分離形接合形電界効果ト
ランジスタを得ることができる。
形電界効果トランジスタにおける絶縁分離構造の
製造方法を工程順に示す。まずＮ形シリコン基板
１の主表面にＰ形シリコン層１１を形成し（同図
Ａ）、さらにその表面にＮ形シリコン層３を形成
する（同図Ｂ）。次いでその表面に耐弗酸性の被
膜である窒化膜Si3N4１２を島領域１４のみに選
択的に被着する（同図Ｃ）。次に上記基板１５を
弗酸溶液中に浸漬し、基板１５に正の電圧を印加
し光を照射しながら陽極処理を行なう。そうする
と弗酸溶液に露出しているＮ形シリコン層３の分
離領域１３から上記基板１５の内部に向かつてシ
リコンの多孔質化が進行していく。多孔質化がＰ
形シリコン層１１に到達すると、そこから多孔質
化はＰ形シリコン層１１内を進行していき、やが
てＰ形シリコン層１１はすべて多孔質化されてし
まう。従つて同図Ｄに示したようにＮ形シリコン
層３からなる島領域１７は底面および側面が多孔
質シリコン１６で取り囲まれた構造となる。上記
基板１８を酸化性雰囲気中で熱処理すると多孔質
シリコン１６は容易に酸化され、絶縁物２とな
る。その後窒化膜１２を除去すれば、第２図Ｅに
示したように絶縁分離構造が得られる。次いで、
通常の半導体装置の製造方法を行なうことによ
り、第１図に示した絶縁分離形接合形電界効果ト
ランジスタを得ることができる。
ところで第１図の従来の絶縁分離形接合形電界
効果トランジスタにおいては、島領域の底面をす
べて多孔質化してしまわなければならない。通常
の接合形電界効果トランジスタでは島領域の大き
さは300〜500μｍ角である。
効果トランジスタにおいては、島領域の底面をす
べて多孔質化してしまわなければならない。通常
の接合形電界効果トランジスタでは島領域の大き
さは300〜500μｍ角である。
島領域が大きくなると多孔質化時間はそれに比
例して増加し、前述の300〜500μｍ角の島領域で
は多孔質化時間は20〜30分間となる。
例して増加し、前述の300〜500μｍ角の島領域で
は多孔質化時間は20〜30分間となる。
多孔質化時間が長くなるとそれにつれて耐弗酸
性被膜である窒化膜も3000Å以上必要となる。と
ころが窒化膜が3000Å以上になるとシリコン基板
の反りや、シリコン基板にクラツクが生じてしま
う。
性被膜である窒化膜も3000Å以上必要となる。と
ころが窒化膜が3000Å以上になるとシリコン基板
の反りや、シリコン基板にクラツクが生じてしま
う。
また多孔質化時間が長くなると前述した多孔質
シリコンを酸化した後に島領域に歪が急激に生じ
る。第３図に多孔質化時間と酸化後の島領域の段
差の関係を示す。多孔質化時間が10分以上になる
と島領域の段差が急激に増大し、島領域の歪も急
激に増大する。島領域の段差が大きくなると、フ
オトエツチ工程で微細加工が困難になる、あるい
はアルミ配線の断線が生じるなど半導体装置製造
工程上不都合である。また歪の増大に伴なつて、
ソース・ドレイン間耐圧、ゲート耐圧の減少ある
いはゲートリーク電流の増大など電気的特性に悪
影響をおよぼす。
シリコンを酸化した後に島領域に歪が急激に生じ
る。第３図に多孔質化時間と酸化後の島領域の段
差の関係を示す。多孔質化時間が10分以上になる
と島領域の段差が急激に増大し、島領域の歪も急
激に増大する。島領域の段差が大きくなると、フ
オトエツチ工程で微細加工が困難になる、あるい
はアルミ配線の断線が生じるなど半導体装置製造
工程上不都合である。また歪の増大に伴なつて、
ソース・ドレイン間耐圧、ゲート耐圧の減少ある
いはゲートリーク電流の増大など電気的特性に悪
影響をおよぼす。
以上述べたように従来の絶縁分離形接合形電界
効果トランジスタにおいては、島領域の大きさが
300〜500μｍ角であるので、多孔質化時間が20〜
30分間となり、前述したような欠点が生じてい
た。
効果トランジスタにおいては、島領域の大きさが
300〜500μｍ角であるので、多孔質化時間が20〜
30分間となり、前述したような欠点が生じてい
た。
本発明は島領域の面積を変えずに、すなわち従
来と同じ相互コンダクタンスを有し、前述した従
来の欠点を生じない絶縁分離形接合形電界効果ト
ランジスタの製造方法を提供するものである。
来と同じ相互コンダクタンスを有し、前述した従
来の欠点を生じない絶縁分離形接合形電界効果ト
ランジスタの製造方法を提供するものである。
すなわち従来と同じ島面積を有する絶縁分離形
接合形電界効果トランジスタにおいて、従来の多
孔質化時間の1/5以下、たとえば３分間の多孔質
化時間で、島領域の底面および側面をすべて多孔
質化できる絶縁分離形接合電界効果トランジスタ
を提供するものである。
接合形電界効果トランジスタにおいて、従来の多
孔質化時間の1/5以下、たとえば３分間の多孔質
化時間で、島領域の底面および側面をすべて多孔
質化できる絶縁分離形接合電界効果トランジスタ
を提供するものである。
従つて、本発明によると耐弗酸性被膜である窒
化膜は1000Å程度で充分であり、シリコン基板の
反りやシリコン基板のクラツクは生じない。また
島領域の段差も4000Å程度であり、半導体装置の
製造工程上何らの問題も発生しない。さらに島領
域の歪もほとんど生じなく、電気的特性も著しく
改善される。
化膜は1000Å程度で充分であり、シリコン基板の
反りやシリコン基板のクラツクは生じない。また
島領域の段差も4000Å程度であり、半導体装置の
製造工程上何らの問題も発生しない。さらに島領
域の歪もほとんど生じなく、電気的特性も著しく
改善される。
本発明の接合形電界効果トランジスタの製造方
法は、島領域の底面および側面が絶縁物により取
り囲まれている絶縁分離形の接合形電界効果トラ
ンジスタの製造方法において、前記接合形電界効
果トランジスタの各格子状ゲートの格子点である
無効ゲート領域の少なくとも１個から、前記接合
形電界効果トランジスタの島領域の底面に形成さ
れている第１導電型の半導体層を、陽極処理によ
り多孔質シリコン層に変質する工程、および前記
多孔質シリコン層を絶縁物に変質する工程とを含
んでいることを特徴とするものである。
法は、島領域の底面および側面が絶縁物により取
り囲まれている絶縁分離形の接合形電界効果トラ
ンジスタの製造方法において、前記接合形電界効
果トランジスタの各格子状ゲートの格子点である
無効ゲート領域の少なくとも１個から、前記接合
形電界効果トランジスタの島領域の底面に形成さ
れている第１導電型の半導体層を、陽極処理によ
り多孔質シリコン層に変質する工程、および前記
多孔質シリコン層を絶縁物に変質する工程とを含
んでいることを特徴とするものである。
以下本発明の一実施例方法により得られた絶縁
分離形接合形電界効果トランジスタを用いて詳細
に説明する。第４図は従来例による絶縁分離形接
合形電界効果トランジスタの表面パターン図であ
る。図ではアルミ配線は省略している。ここで１
９および２０はＮ形シリコン層からなる島領域で
それぞれソースＳあるいはドレインＤ領域であ
る。２１，２２はソースおよびドレイン領域から
オーミツクコンタクトをとるためのN+形シリコ
ン領域、２３はゲート領域となるＰ形シリコン領
域である。第４図より、ソースＳ領域１９とドレ
インＤ領域２０はゲート領域２３を間にして上下
左右に対向している。従つて上記ゲート領域２３
はチヤンネル領域として有効に働らくことがわか
る。このゲート領域２３を有効ゲート領域と称す
る。ところが斜線部２４は上下左右が有効ゲート
領域であり、斜め方向はソース領域あるいはドレ
イン領域とが対向しており、従つてこの斜線部２
４はチヤンネル領域として働らかない。この斜線
部２４を無効ゲート領域と称する。
分離形接合形電界効果トランジスタを用いて詳細
に説明する。第４図は従来例による絶縁分離形接
合形電界効果トランジスタの表面パターン図であ
る。図ではアルミ配線は省略している。ここで１
９および２０はＮ形シリコン層からなる島領域で
それぞれソースＳあるいはドレインＤ領域であ
る。２１，２２はソースおよびドレイン領域から
オーミツクコンタクトをとるためのN+形シリコ
ン領域、２３はゲート領域となるＰ形シリコン領
域である。第４図より、ソースＳ領域１９とドレ
インＤ領域２０はゲート領域２３を間にして上下
左右に対向している。従つて上記ゲート領域２３
はチヤンネル領域として有効に働らくことがわか
る。このゲート領域２３を有効ゲート領域と称す
る。ところが斜線部２４は上下左右が有効ゲート
領域であり、斜め方向はソース領域あるいはドレ
イン領域とが対向しており、従つてこの斜線部２
４はチヤンネル領域として働らかない。この斜線
部２４を無効ゲート領域と称する。
本発明は上述した無効ゲート領域２４を多孔質
化の窓として利用するものであり、従つて有効ゲ
ート領域２３は従来と同一の面積であり、ゲート
幅は従来と全く同一である。それ故従来と同一の
相互コンダクタンスを得ることができる。
化の窓として利用するものであり、従つて有効ゲ
ート領域２３は従来と同一の面積であり、ゲート
幅は従来と全く同一である。それ故従来と同一の
相互コンダクタンスを得ることができる。
第５図に本発明の接合形電界効果トランジスタ
の製造方法により得られた絶縁分離形電界効果ト
ランジスタの一実施例の一部断面模型図を示す。
ここでアルミ配線は省略している。３１はたとえ
ばＮ形シリコン基板であり、３２は多孔質シリコ
ンを酸化して形成した絶縁物である。３３はＮ形
シリコン層からなる島領域であり、３４，３５は
それぞれソースＳおよびドレインＤ領域のN+形
シリコン領域である。３６はゲート領域となるＰ
形シリコン領域である。無効ゲート領域２４は分
離領域（第２図の１３）の窒化膜１２の窓開けを
行なう際、同時に窒化膜の窓開けが行なわれ、そ
の後の多孔質化工程により分離領域と同時に多孔
質化が行なわれ、第５図の構造となる。
の製造方法により得られた絶縁分離形電界効果ト
ランジスタの一実施例の一部断面模型図を示す。
ここでアルミ配線は省略している。３１はたとえ
ばＮ形シリコン基板であり、３２は多孔質シリコ
ンを酸化して形成した絶縁物である。３３はＮ形
シリコン層からなる島領域であり、３４，３５は
それぞれソースＳおよびドレインＤ領域のN+形
シリコン領域である。３６はゲート領域となるＰ
形シリコン領域である。無効ゲート領域２４は分
離領域（第２図の１３）の窒化膜１２の窓開けを
行なう際、同時に窒化膜の窓開けが行なわれ、そ
の後の多孔質化工程により分離領域と同時に多孔
質化が行なわれ、第５図の構造となる。
第６図に第５図に示した一実施例の表面パター
ン図を示す。ここで３７はＮ形シリコン層よりな
る島領域であり、３９はその島領域３７の内の一
部分を示している。３８は分離領域である。従来
の絶縁分離形接合形電界効果トランジスタにおい
ては、多孔質化すべき島領域３７の底面の一辺の
長さは第６図のＢであつて、前述したようにＢ＝
300〜500μｍであつた。ところが本発明により得
られた絶縁分離形接合形電界効果トランジスタに
おいては、島領域３７内のゲート領域の格子点２
４（無効ゲート領域）に多孔質化の窓が島領域３
７内に多数設けられており、多孔質化は分離領域
３８の表面からと、無効ゲート領域２４の表面か
ら同時に進行する。従つて、島領域３７の底面を
すべて多孔質化するためには、第６図のＡの長さ
だけ底面の多孔質化を行なえば良い。このＡの値
は、本実施例では20μｍ程度である。従つて多孔
質化時間は約３分間で充分である。それ故多孔質
化におけるマスクである窒化膜は1000Åで充分で
あり、シリコン基板の反りやクラツクは生じるこ
とがなく、また島領域の段差も4000Å程度と小さ
く半導体装置の製造工程上、あるいは電気的特性
への影響もほとんど問題とならない。
ン図を示す。ここで３７はＮ形シリコン層よりな
る島領域であり、３９はその島領域３７の内の一
部分を示している。３８は分離領域である。従来
の絶縁分離形接合形電界効果トランジスタにおい
ては、多孔質化すべき島領域３７の底面の一辺の
長さは第６図のＢであつて、前述したようにＢ＝
300〜500μｍであつた。ところが本発明により得
られた絶縁分離形接合形電界効果トランジスタに
おいては、島領域３７内のゲート領域の格子点２
４（無効ゲート領域）に多孔質化の窓が島領域３
７内に多数設けられており、多孔質化は分離領域
３８の表面からと、無効ゲート領域２４の表面か
ら同時に進行する。従つて、島領域３７の底面を
すべて多孔質化するためには、第６図のＡの長さ
だけ底面の多孔質化を行なえば良い。このＡの値
は、本実施例では20μｍ程度である。従つて多孔
質化時間は約３分間で充分である。それ故多孔質
化におけるマスクである窒化膜は1000Åで充分で
あり、シリコン基板の反りやクラツクは生じるこ
とがなく、また島領域の段差も4000Å程度と小さ
く半導体装置の製造工程上、あるいは電気的特性
への影響もほとんど問題とならない。
以上の実施例の説明ではアルミ電極を省略した
図面を用いたが、ゲート電極はゲート拡散層の表
面にアルミ配線層を設けることにより、形成され
ている。
図面を用いたが、ゲート電極はゲート拡散層の表
面にアルミ配線層を設けることにより、形成され
ている。
以上述べたように本発明の接合形電界効果トラ
ンジスタの製造方法では、島領域内のゲート領域
の格子点である無効ゲート領域に多孔質化の窓を
設け、前記無効ゲート領域と分離領域の表面から
多孔質化を進行させるので、島領域の底面をすべ
て多孔質化させるに要する時間は、無効ゲート領
域の間隔により決まつてしまい、従来の1/5以下
の時間となる。また本発明では島領域３７の大き
さは多孔質化時間と無関係になつてしまい、従つ
て同じ多孔質化時間でも島領域３７の大きさは任
意に大きくできる。
ンジスタの製造方法では、島領域内のゲート領域
の格子点である無効ゲート領域に多孔質化の窓を
設け、前記無効ゲート領域と分離領域の表面から
多孔質化を進行させるので、島領域の底面をすべ
て多孔質化させるに要する時間は、無効ゲート領
域の間隔により決まつてしまい、従来の1/5以下
の時間となる。また本発明では島領域３７の大き
さは多孔質化時間と無関係になつてしまい、従つ
て同じ多孔質化時間でも島領域３７の大きさは任
意に大きくできる。
多孔質化時間が従来の１／５以下となるので、前述
した従来の欠点は生じ得ない。
なお、前述した本発明の一実施例ではゲート領
域の格子点に多孔質化の窓を設けたが、この窓は
無効ゲート領域より大きく（たとえば第６図の点
線４０内の領域）してもあるいは小さくしても本
発明の効果は損なわれることはない。またすべて
の上記格子点に多孔質化の窓を設けずとも、島領
域内に少なくとも１個の格子点に多孔質化の窓を
設ければ本発明の効果が得られる。
域の格子点に多孔質化の窓を設けたが、この窓は
無効ゲート領域より大きく（たとえば第６図の点
線４０内の領域）してもあるいは小さくしても本
発明の効果は損なわれることはない。またすべて
の上記格子点に多孔質化の窓を設けずとも、島領
域内に少なくとも１個の格子点に多孔質化の窓を
設ければ本発明の効果が得られる。
また、本発明の他の実施例として、前記格子点
のシリコン基板をＰ形シリコン層（第２図の１
１）に達するまでエツチングし、その後多孔質化
しても同様の効果が得られる。
のシリコン基板をＰ形シリコン層（第２図の１
１）に達するまでエツチングし、その後多孔質化
しても同様の効果が得られる。
さらに本発明は単体の絶縁分離形接合形電界効
果トランジスタに限られるものではなく、IC・
LSIなどの集積回路内の絶縁分離形接合形電界効
果トランジスタにも適用され得ることは明らかで
ある。
果トランジスタに限られるものではなく、IC・
LSIなどの集積回路内の絶縁分離形接合形電界効
果トランジスタにも適用され得ることは明らかで
ある。
第１図は従来の接合形電界効果トランジスタの
一部断面模型図、第２図Ａ〜Ｅは第１図に示した
トランジスタの製造方法を説明するための図、第
３図は多孔質化時間と段差の関係を示す図、第４
図は従来の接合形電界効果トランジスタの表面パ
ターン図、第５図は本発明の一実施例における接
合形電界トランジスタの一部断面模型図、第６図
は第５図に示した実施例の表面パターン図であ
る。 ３１……シリコン基板、３２……絶縁物、３３
……島領域、３４……ソース領域、３５……ドレ
イン領域、３６……ゲート領域、２４……無効ゲ
ート領域。
一部断面模型図、第２図Ａ〜Ｅは第１図に示した
トランジスタの製造方法を説明するための図、第
３図は多孔質化時間と段差の関係を示す図、第４
図は従来の接合形電界効果トランジスタの表面パ
ターン図、第５図は本発明の一実施例における接
合形電界トランジスタの一部断面模型図、第６図
は第５図に示した実施例の表面パターン図であ
る。 ３１……シリコン基板、３２……絶縁物、３３
……島領域、３４……ソース領域、３５……ドレ
イン領域、３６……ゲート領域、２４……無効ゲ
ート領域。
Claims (1)
- １ 島領域の底面および側面が絶縁物により取り
囲まれている絶縁分離形の接合形電界効果トラン
ジスタを製造するに際し、前記接合形電界効果ト
ランジスタの各格子状ゲートの格子点である無効
ゲート領域の少なくとも１個から、前記接合形電
界効果トランジスタの島領域の底面に形成されて
いる第１導電型の半導体層を、陽極処理により多
孔質シリコン層に変質する工程、および前記多孔
質シリコン層を絶縁物に変質する工程とを含んで
いることを特徴とする接合形電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279579A JPS55124270A (en) | 1979-03-19 | 1979-03-19 | Junction type field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3279579A JPS55124270A (en) | 1979-03-19 | 1979-03-19 | Junction type field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55124270A JPS55124270A (en) | 1980-09-25 |
| JPS6214106B2 true JPS6214106B2 (ja) | 1987-03-31 |
Family
ID=12368776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3279579A Granted JPS55124270A (en) | 1979-03-19 | 1979-03-19 | Junction type field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55124270A (ja) |
-
1979
- 1979-03-19 JP JP3279579A patent/JPS55124270A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55124270A (en) | 1980-09-25 |
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