JPS6146992B2 - - Google Patents
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- Publication number
- JPS6146992B2 JPS6146992B2 JP53143652A JP14365278A JPS6146992B2 JP S6146992 B2 JPS6146992 B2 JP S6146992B2 JP 53143652 A JP53143652 A JP 53143652A JP 14365278 A JP14365278 A JP 14365278A JP S6146992 B2 JPS6146992 B2 JP S6146992B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- porous
- conductivity type
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は絶縁分離された接合形電界効果トラン
ジスタ（以下Ｊ−FETと称する）の改良された
製造方法に関する。
ジスタ（以下Ｊ−FETと称する）の改良された
製造方法に関する。
Ｊ−FETの性能指数（Ｆ・Ｍ）は一般に
Ｆ・Ｍ＝gm／Ci
としてあらわされる。そしてこの値が大きい程高
周波特性が良いとされている。上式でgmは相互
コンダクタンス、Ciは入力容量である。
周波特性が良いとされている。上式でgmは相互
コンダクタンス、Ciは入力容量である。
所でCiは基板および分離領域と島領域間の接
合容量、ゲートと島領域間の接合容量との和にな
るが、gmがある程度大きなＪ−FETでは前者の
接合容量が約85％を占める。
合容量、ゲートと島領域間の接合容量との和にな
るが、gmがある程度大きなＪ−FETでは前者の
接合容量が約85％を占める。
一方gmはゲート長をＬ、ゲート巾をＷとする
とＷ／Ｌに比例するが、Ｌは写真蝕刻作業上から
制限がありあまり細くできない。そのためgmを
大きくするためにＷを長くすると、島領域内にゲ
ートが多数形成されることになり、結局島領域の
面積が増大し、前記Ciの殆んどを占める基板お
よび分離領域と島領域間の接合容量も増大するこ
とになるので性能指数として大きくすることが出
来なかつた。
とＷ／Ｌに比例するが、Ｌは写真蝕刻作業上から
制限がありあまり細くできない。そのためgmを
大きくするためにＷを長くすると、島領域内にゲ
ートが多数形成されることになり、結局島領域の
面積が増大し、前記Ciの殆んどを占める基板お
よび分離領域と島領域間の接合容量も増大するこ
とになるので性能指数として大きくすることが出
来なかつた。
このため性能指数を大きくするためにはCiを
減少させる方がよく、基板および分離領域と島領
域間の接合容量を無視できるいわゆる絶縁分離形
のＪ−FETが最も望ましい。
減少させる方がよく、基板および分離領域と島領
域間の接合容量を無視できるいわゆる絶縁分離形
のＪ−FETが最も望ましい。
発明者らは先に多孔質シリコンを用いた絶縁分
離構造を特願昭51−133371号として提案したが、
上記構造を応用してCiを減少せしめ、性能指数
の大なるＪ−FETを得ようとした場合に下記の
ような不都合を生じた。
離構造を特願昭51−133371号として提案したが、
上記構造を応用してCiを減少せしめ、性能指数
の大なるＪ−FETを得ようとした場合に下記の
ような不都合を生じた。
第１図は絶縁分離形のＪ−FET断面構造図を
示す。Ｎ形Si基板１の主表面にＰ形のSi薄層２を
エピタキシヤル法あるいは拡散法にて形成する。
更にＮ形Siエピタキシヤル層３を形成し、分離拡
散を前記Ｐ形層２に達するごとく行なつて後多孔
質化を行なう。多孔質化はＰ形領域に選択的に進
行し、分離領域下は本構造の特徴であるＮ形基板
の採用によつて深く多孔質化されず横方向のＰ形
層へ向つて矢印の如く多孔質化され、滝多孔質化
領域４に変換される。この領域４は更に酸化処理
によつて絶縁物に変換され、Ｎ形島領域底部およ
び側面の分離領域が絶縁物化されるわけである。
一方gmを大きくするためにゲート巾を長くする
場合、たとえばくし形平面パターンのＪ−FET
では同図のようにＮ形島領域内に多数のソース、
ドレイン６、ゲート７を形成する必要がある。し
かしながらこのためＮ形島領域の巾Ｘは大きくな
り100μｍ以上から数百μｍになる場合が多い。
したがつてＮ形島領域底面のＰ形層の多孔質化に
長時間を必要とし、場合によつて多孔質化されず
にＰ形層が残ることもあり完全な絶縁分離構造を
得ることが困難であつた。
示す。Ｎ形Si基板１の主表面にＰ形のSi薄層２を
エピタキシヤル法あるいは拡散法にて形成する。
更にＮ形Siエピタキシヤル層３を形成し、分離拡
散を前記Ｐ形層２に達するごとく行なつて後多孔
質化を行なう。多孔質化はＰ形領域に選択的に進
行し、分離領域下は本構造の特徴であるＮ形基板
の採用によつて深く多孔質化されず横方向のＰ形
層へ向つて矢印の如く多孔質化され、滝多孔質化
領域４に変換される。この領域４は更に酸化処理
によつて絶縁物に変換され、Ｎ形島領域底部およ
び側面の分離領域が絶縁物化されるわけである。
一方gmを大きくするためにゲート巾を長くする
場合、たとえばくし形平面パターンのＪ−FET
では同図のようにＮ形島領域内に多数のソース、
ドレイン６、ゲート７を形成する必要がある。し
かしながらこのためＮ形島領域の巾Ｘは大きくな
り100μｍ以上から数百μｍになる場合が多い。
したがつてＮ形島領域底面のＰ形層の多孔質化に
長時間を必要とし、場合によつて多孔質化されず
にＰ形層が残ることもあり完全な絶縁分離構造を
得ることが困難であつた。
本発明はかかる従来の欠点を改良する製造方法
を提供するものである。
を提供するものである。
以下図面によつてその実施例を説明する。まず
Ｎ形のシリコン基板１１を準備し、その表面にＰ
形のシリコン層１２をたとえばエピタキシヤル成
長によつて約１μｍ形成し、引続きその上にＮ形
のシリコン層１３をエピタキシヤル成長によつて
約２〜３μｍ形成する。なおＰ形シリコン層の形
成は熱拡散あるいはイオン注入法でもよい。（第
２図Ａ） 次に前記Ｎ形のシリコン層１３の表面に拡散マ
スクとしてたとえば熱酸化によりSiO2膜１４を
形成し、通常のフオトエツチングにより分離用拡
散窓１５およびソース、ドレイン形成部となる領
域の複数の所定の領域に拡散窓１６を開孔し、熱
拡散法あるいはイオン注入法などにより前記拡散
窓１５，１６からＰ形不純物を拡散し、Ｎ形シリ
コン層１３を横切つてＰ形シリコン層１２に達す
るようにＰ形不純物の拡散層１７，１８を形成す
る。１７は分離領域となるものであり、その結果
側面および底面をＰ形領域１７，１２で囲まれた
Ｎ形島領域１９が形成され、かつＮ形島領域内の
ソース、ドレインとなる複数の領域内にもＰ形領
域１８が形成される。（第２図Ｂ） 第２図Ｂの平面図を第３図に示す。第２図Ｂは
第３図の−′線断面図である。gmを高くする
ために後の工程で形成されるゲートＧ（破線で示
す）はＮ形島領域１９内に複数個配置され、それ
に対向してソース、ドレインが後に拡散層１８の
両側に配置されるいわゆるくし形状のパターンで
あり、このためＮ形島領域の平面寸法も大きくな
り、例えば約150μｍ□となる。そして前記ソー
ス、ドレイン領域形成部内にも底面のＰ形シリコ
ン層に達するＰ形拡散層すなわちＰ形領域１８が
形成される。
Ｎ形のシリコン基板１１を準備し、その表面にＰ
形のシリコン層１２をたとえばエピタキシヤル成
長によつて約１μｍ形成し、引続きその上にＮ形
のシリコン層１３をエピタキシヤル成長によつて
約２〜３μｍ形成する。なおＰ形シリコン層の形
成は熱拡散あるいはイオン注入法でもよい。（第
２図Ａ） 次に前記Ｎ形のシリコン層１３の表面に拡散マ
スクとしてたとえば熱酸化によりSiO2膜１４を
形成し、通常のフオトエツチングにより分離用拡
散窓１５およびソース、ドレイン形成部となる領
域の複数の所定の領域に拡散窓１６を開孔し、熱
拡散法あるいはイオン注入法などにより前記拡散
窓１５，１６からＰ形不純物を拡散し、Ｎ形シリ
コン層１３を横切つてＰ形シリコン層１２に達す
るようにＰ形不純物の拡散層１７，１８を形成す
る。１７は分離領域となるものであり、その結果
側面および底面をＰ形領域１７，１２で囲まれた
Ｎ形島領域１９が形成され、かつＮ形島領域内の
ソース、ドレインとなる複数の領域内にもＰ形領
域１８が形成される。（第２図Ｂ） 第２図Ｂの平面図を第３図に示す。第２図Ｂは
第３図の−′線断面図である。gmを高くする
ために後の工程で形成されるゲートＧ（破線で示
す）はＮ形島領域１９内に複数個配置され、それ
に対向してソース、ドレインが後に拡散層１８の
両側に配置されるいわゆるくし形状のパターンで
あり、このためＮ形島領域の平面寸法も大きくな
り、例えば約150μｍ□となる。そして前記ソー
ス、ドレイン領域形成部内にも底面のＰ形シリコ
ン層に達するＰ形拡散層すなわちＰ形領域１８が
形成される。
次に上記基板を電解液たとえば弗化水素酸水溶
液に浸漬して陽極処理を施こし、前記Ｐ形領域１
７，１８，１２のみを多孔質シリコン２０，２
１，２２にする。
液に浸漬して陽極処理を施こし、前記Ｐ形領域１
７，１８，１２のみを多孔質シリコン２０，２
１，２２にする。
この場合本発明において、シリコン基板はＮ形
であり基板は多孔質化されず、多孔質化すべきＰ
形領域１７，１８が多孔質化されてしまうと、多
孔質化はＮ形島領域１９底部のＰ形シリコン層１
２に横方向に進行する。更に従来はＮ形島領域の
下部のＰ形領域を多孔質化するのに分離Ｐ形領域
から行なつていたためにＮ形島領域が150μｍの
巾を有する場合、両側から進行するとしても75μ
ｍの多孔質化する必要があり多孔質化に非常に長
時間を要し、場合によつては多孔質化されない領
域が残り、段差、歪の発生等の欠点があつた。こ
れに対して本発明はソース、ドレイン領域内（ソ
ース、ドレイン領域形成部）に複数のＰ形領域１
８を設け、そこからも多孔質化を進行させるた
め、Ｎ形島領域の下部のＰ形領域１２はＮ形島領
域の大きさに関係なく、Ｎ形島領域内の複数の各
ソースとドレイン間の距離で決定される。したが
つてソースとドレイン間がたとえば15μｍとする
と、両側から多孔質化が進行するためＮ形島領域
の下部のＰ形領域１２は各々半分の7.5μｍ多孔
質化させるだけでＰ形領域１２は全て多孔質が完
了し、従来の1/10に多孔質化距離、時間が短縮で
きる。（第２図Ｃ） 次に上記基板を酸化性雰囲気中で熱処理すると
多孔質シリコン２０，２１，２２はSiO2領域２
３，２４，２５になり底面および側面がSiO2領
域２５，２３で囲まれまた各ソース、ドレイン形
成領域部もSiO2領域２４を有するＮ形島領域が
得られる。この場合酸化も表面に接する各多孔質
シリコン領域より同時に進行するため、酸化時間
が短縮されかつ完全に底面の多孔質シリコン２２
も酸化されるのである。（第２図Ｄ） 次にSiO2領域２４を含んで拡散窓を開孔し２
４の両側の島領域にＮ形の不純物拡散層を行なつ
てソース２６、ドレイン２７を形成する。（第２
図Ｅ） 次にソースとドレイン間の所定の領域のSiO2
膜に拡散窓を開孔しＰ形の不純物拡散を行なつ
て、ゲート領域２８を形成し、更に電極用の窓を
開孔し各々ソース電極２９、ドレイン電極３０、
ゲート電極３１を被着接続する。（第２図Ｆ） 以上説明した様に本発明によれば、大きなＮ形
島領域の側面および底面を多孔質化、酸化する場
合においてＮ形島領域内の複数のソース、ドレイ
ン領域部分にも底面のＰ形シリコン層に達するＰ
形領域を形成しておくことによつて、底面のＰ形
シリコン層も従来の約1/10の時間で多孔質化が可
能となつた。また多孔質シリコンの酸化も短時間
でかつ完全に行なうことができ、絶縁分離形のＪ
−FETが容易に得られるようになつた。かかる
本発明の方法によつて得られた構造のＪ−FET
によつてgmを従来よりも大きくしてＮ形島領域
の面積が増えても、Ｐ−Ｎ接合容量は表面より拡
散したゲートの接合容量のみを考慮すればよく、
Ciは従来の数分の１となり、したがつて性能指
数を従来よりも10倍以上に大きくすることができ
た。
であり基板は多孔質化されず、多孔質化すべきＰ
形領域１７，１８が多孔質化されてしまうと、多
孔質化はＮ形島領域１９底部のＰ形シリコン層１
２に横方向に進行する。更に従来はＮ形島領域の
下部のＰ形領域を多孔質化するのに分離Ｐ形領域
から行なつていたためにＮ形島領域が150μｍの
巾を有する場合、両側から進行するとしても75μ
ｍの多孔質化する必要があり多孔質化に非常に長
時間を要し、場合によつては多孔質化されない領
域が残り、段差、歪の発生等の欠点があつた。こ
れに対して本発明はソース、ドレイン領域内（ソ
ース、ドレイン領域形成部）に複数のＰ形領域１
８を設け、そこからも多孔質化を進行させるた
め、Ｎ形島領域の下部のＰ形領域１２はＮ形島領
域の大きさに関係なく、Ｎ形島領域内の複数の各
ソースとドレイン間の距離で決定される。したが
つてソースとドレイン間がたとえば15μｍとする
と、両側から多孔質化が進行するためＮ形島領域
の下部のＰ形領域１２は各々半分の7.5μｍ多孔
質化させるだけでＰ形領域１２は全て多孔質が完
了し、従来の1/10に多孔質化距離、時間が短縮で
きる。（第２図Ｃ） 次に上記基板を酸化性雰囲気中で熱処理すると
多孔質シリコン２０，２１，２２はSiO2領域２
３，２４，２５になり底面および側面がSiO2領
域２５，２３で囲まれまた各ソース、ドレイン形
成領域部もSiO2領域２４を有するＮ形島領域が
得られる。この場合酸化も表面に接する各多孔質
シリコン領域より同時に進行するため、酸化時間
が短縮されかつ完全に底面の多孔質シリコン２２
も酸化されるのである。（第２図Ｄ） 次にSiO2領域２４を含んで拡散窓を開孔し２
４の両側の島領域にＮ形の不純物拡散層を行なつ
てソース２６、ドレイン２７を形成する。（第２
図Ｅ） 次にソースとドレイン間の所定の領域のSiO2
膜に拡散窓を開孔しＰ形の不純物拡散を行なつ
て、ゲート領域２８を形成し、更に電極用の窓を
開孔し各々ソース電極２９、ドレイン電極３０、
ゲート電極３１を被着接続する。（第２図Ｆ） 以上説明した様に本発明によれば、大きなＮ形
島領域の側面および底面を多孔質化、酸化する場
合においてＮ形島領域内の複数のソース、ドレイ
ン領域部分にも底面のＰ形シリコン層に達するＰ
形領域を形成しておくことによつて、底面のＰ形
シリコン層も従来の約1/10の時間で多孔質化が可
能となつた。また多孔質シリコンの酸化も短時間
でかつ完全に行なうことができ、絶縁分離形のＪ
−FETが容易に得られるようになつた。かかる
本発明の方法によつて得られた構造のＪ−FET
によつてgmを従来よりも大きくしてＮ形島領域
の面積が増えても、Ｐ−Ｎ接合容量は表面より拡
散したゲートの接合容量のみを考慮すればよく、
Ciは従来の数分の１となり、したがつて性能指
数を従来よりも10倍以上に大きくすることができ
た。
第１図は従来の絶縁分離形Ｊ−FETの断面
図、第２図Ａ〜Ｆは本発明の一実施例による絶縁
分離形Ｊ−FETの工程断面図、第３図は第２図
Ｂの状態における平面図である。 １１……Ｎ形シリコン基板、１９……Ｎ形島領
域、２０，２１，２２……多孔質シリコン、２
３，２４，２５……SiO2領域、２６……ソー
ス、２７……ドレイン、２８……ゲート。
図、第２図Ａ〜Ｆは本発明の一実施例による絶縁
分離形Ｊ−FETの工程断面図、第３図は第２図
Ｂの状態における平面図である。 １１……Ｎ形シリコン基板、１９……Ｎ形島領
域、２０，２１，２２……多孔質シリコン、２
３，２４，２５……SiO2領域、２６……ソー
ス、２７……ドレイン、２８……ゲート。
Claims (1)
- １ Ｎ形導電形半導体基板上にＰ形導電形半導体
層およびＮ形導電形半導体層を順次形成する工程
と、前記Ｎ形導電形半導体層に分離領域および分
離領域によつて区画される島領域内の複数個の所
定領域に、前記Ｐ形導電形半導体層へ達するよう
にＰ形導電形不純物拡散層を形成する工程と、陽
極処理により前記Ｐ形導電形半導体層および前記
Ｐ形導電形不純物拡散層を多孔質化する工程と、
前記多孔質化された半導体層を絶縁物化する工程
と、前記島領域内の複数個の絶縁物化された領域
を含んでＮ形導電形不純物拡散を行なつてソー
ス、ドレインとする工程とよりなることを特徴と
する接合形電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14365278A JPS5570074A (en) | 1978-11-20 | 1978-11-20 | Preparation of junction type field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14365278A JPS5570074A (en) | 1978-11-20 | 1978-11-20 | Preparation of junction type field-effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5570074A JPS5570074A (en) | 1980-05-27 |
| JPS6146992B2 true JPS6146992B2 (ja) | 1986-10-16 |
Family
ID=15343761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14365278A Granted JPS5570074A (en) | 1978-11-20 | 1978-11-20 | Preparation of junction type field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5570074A (ja) |
-
1978
- 1978-11-20 JP JP14365278A patent/JPS5570074A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5570074A (en) | 1980-05-27 |
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