JPS62248247A - 半導体装置 - Google Patents

半導体装置

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JPS62248247A
JPS62248247A JP61091567A JP9156786A JPS62248247A JP S62248247 A JPS62248247 A JP S62248247A JP 61091567 A JP61091567 A JP 61091567A JP 9156786 A JP9156786 A JP 9156786A JP S62248247 A JPS62248247 A JP S62248247A
Authority
JP
Japan
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region
impurity layer
conductivity type
type
transistor
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Pending
Application number
JP61091567A
Other languages
English (en)
Inventor
Masahiro Takeuchi
正浩 竹内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Publication of JPS62248247A publication Critical patent/JPS62248247A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は０ＭＯ３型の半導体装置に関する。
〔従来の技術〕
！ｍ／７’ｌＩ″Ｉｕｎｑ刑σ’＋！ｆａ？４４に’１
．Ｉｆ！’）＊−笛？Ｙｆｙ８３０Ｉ（しながら説明す
る。１はＮ型シリコン単結晶基板、２はＰ型不純物を拡
散したＰｗｅ：１１領域、３は素子分離用シリコン酸化
膜、４はＮｃｈＭＯＳトランジスタのドレインとなるＮ
＋領領域５はＮＯｈＭＯ８）ランジスタのソースとなる
Ｎ　領域、６は１０２のＰｗθ１１領域を接続するため
のＰ＋領域、７はＮｃｈＭＯ８）ランジスタのゲート酸
化膜、８はＮｃｈＭＯ３）ランジスタのゲート電極、９
はＰｃｈＭＯＳ　）ランジスタのドレインとなるＰ　領
域、１０はＰＣｈＭＯ３）ランジスタのソースとなるＰ
　領域、１１はＮ型シリコン基板を接続するためのＮ＋
領領域１２はＰｃｈＭＯ８）ランジスタのゲート酸化膜
、１３はＰｃｈＭｏ　３　）ランジスタのゲート電極で
ある。第２図において通常の使用状態では、１０のＰ＋
領域と１１のＮ＋領領域電源端子Ｖｏｏに接続し、５Ｏ
Ｎ＋領域と６のＰ＋領域をアースに接続する。
また、８と１３のゲート￥ＩＥ極を入力端子Ｖｉｎに接
続し、４ＯＮ＋領域と９のＰ＋領域を出力端子Ｖｏｕｔ
に接続する。ここでＶｉｎにＨ１人力を加えるとＶｏｕ
ｔにはＬｏｗが、ＶｉｎＣＬｏ入力を加えるとＶＯｕｔ
にはＨｌが出力されインバータとして動作する。
〔発明が解決しようとする問題点〕
この状態では９あるいは１０のＰ　領域、１のＮ型シリ
コン単結晶基板、２のＰｗθ１１領域、４あるいは５Ｏ
Ｎ＋領域は、ＰＮＰＮ構造となっており、一種のサイリ
スタとみなすことができる。ここで１１ＯＮ　領域から
１のＮ型シリコン単結晶基板に電子が、あるいは６のＰ
　領域から２のｐｗｅｌ−１領域に正孔が注入されると
、これが前記サイリスタのトリガ電流となり、ｖＤＤ−
アース間に過大な電流が流れてしまう。これをラッチア
ップ現象といい、従来の０ＭＯ８型の半導体装置では避
けることのできない現象であった。
そこで、本発明は従来のこのような問題点を解決するも
ので、その目的とするところは、ラッチアップ現象を起
こさないＣＭＯＳ型の半導体装置〔問題点を解決するた
めの手段〕 本発ｕｉ１の半導体装置は、１導電型の半導体基板の一
部基板内に、前記半導体基板と反対導電型の第１の不純
物層、前記第１の不純物層より浅く形成・された前記半
導体基板と同一導電型の第２の不純物Ｊｌ、前記第２の
不純物層より浅く形成された前記半導体基板と反対導電
型の第３の不純物１（を形成してなることを特徴とする
。
〔実施例〕
以下、この発明装置の一実施例を第１図を参照しながら
詳細に説明する。
第１図において第２図と同一符号は同一部分を示してい
る。また１４は２のｐ　ｗ　８１１ＪＱｊの外側に形成
したＮ領域、１５は１４のＮ領域の外側に形成したＰ領
域である。ここで、第１図において第２図と同様な接続
をしてＣＭＯＳインバーターを形成した場合を考えてみ
る。この状態では、９あるいは１０のＰ　領域、１ＯＮ
型シリコン単結を提供することにある。
ｅｅｌ領域、４または５のＮ　領域が、’ＰＮＰＮＰＮ
構造になっているため、１１のＮ＋領領域ら１のＮ型シ
リコン単結晶基板に電子が、あるいは６のＰ＋領域から
２のＰｗｅ１１領域に正孔が注入されても、ｖＤＤ−ア
ース間には電流が流れず、ラッチアップ現象が起こらな
い。
〔発明の効果〕
本発明←よれば、ｗｅｌｌ領域の外側に、Ｗｅ１１領域
と反対導電型の不純物層、その外側にＷｅｅｌ領域と同
一導電型の不純物層を形成するという簡単な構成により
、０ＭＯ８型半導体装置に特有なラッチアップ現象を防
止することができる
【図面の簡単な説明】
第１図は本発明の半導体装置の断面図。第２図は従来の
半導体装置の断面図。 １・・・・・・半導体基板 晶基板、１５のＰ領域、１４のＮ領域、２のＰｖｒ７．
１２・・・・・・シリコン酸化膜 ８．１３・・・・・・多結晶シリコン膜である。 以　　上

Claims (1)

    【特許請求の範囲】
  1. １導電型の半導体基板の一部基板内に、前記半導体基板
    と反対導電型の第１の不純物層、前記第１の不純物層よ
    り浅く形成された前記半導体基板と同一導電型の第２の
    不純物層、前記第２の不純物層より浅く形成された前記
    半導体基板と反対導電型の第３の不純物層が形成されて
    いることを特徴とする半導体装置。
JP61091567A 1986-04-21 1986-04-21 半導体装置 Pending JPS62248247A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5189078A (en) * 1989-10-18 1993-02-23 Minnesota Mining And Manufacturing Company Microwave radiation absorbing adhesive
JPH05129429A (ja) * 1991-07-17 1993-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5238975A (en) * 1989-10-18 1993-08-24 Minnesota Mining And Manufacturing Company Microwave radiation absorbing adhesive

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59110153A (ja) * 1982-12-15 1984-06-26 Fujitsu Ltd Ｃｍｉｓ電界効果半導体装置

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