JPS632154B2 - - Google Patents
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- Publication number
- JPS632154B2 JPS632154B2 JP57117972A JP11797282A JPS632154B2 JP S632154 B2 JPS632154 B2 JP S632154B2 JP 57117972 A JP57117972 A JP 57117972A JP 11797282 A JP11797282 A JP 11797282A JP S632154 B2 JPS632154 B2 JP S632154B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- buried layer
- diffusion layer
- input gate
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に係り、特にその
入力ゲート保護装置に関する。
入力ゲート保護装置に関する。
抵抗素子と容量素子とで構成された従来の入力
ゲート保護装置において、両素子の形成材料とし
ては一導電型の不純物を含むポリシリコンと拡散
層等が使用されていた。一般に、入力ゲート保護
耐圧は、入力ゲート保護装置の抵抗素子と容量素
子の値が大きくなるにつれて増大していくが、こ
れに従いレイアウトパターンの面積も増大してい
く。
ゲート保護装置において、両素子の形成材料とし
ては一導電型の不純物を含むポリシリコンと拡散
層等が使用されていた。一般に、入力ゲート保護
耐圧は、入力ゲート保護装置の抵抗素子と容量素
子の値が大きくなるにつれて増大していくが、こ
れに従いレイアウトパターンの面積も増大してい
く。
又、近年における、高密度集積化や電気的特性
の向上を目的に、レイアウトパターンの縮小化と
ウエハー製造工程における拡散層のシヤロー化や
ポリシリコンの膜厚減少化等が進んでいるがこれ
らの事は現在の入力保護装置を構成する抵抗素子
と容量素子にとつては入力ゲート保護耐圧を維持
することは困難であるばかりでなく、レイアウト
パターン面積の増大になる。すなわち拡散層のシ
ヤロー化による拡散層中へのアルミニウム浸透、
いわゆるアロイスパイクの発生防止に努めなけれ
ばならないし又、ポリシリコンの膜厚減少化によ
つて所定の抵抗値を得る為レイアウトパターン面
積の増大化が必然的に行われてしまう。従つて、
近年の高密度集積化や電気的特性向上の為の製造
プロセスの改良等が成されても入力ゲート保護装
置は所定の保護耐圧を維持するばかりでなく、レ
イアウトパターンの面積についても、従来の保護
装置より更に小さなものにしていかなければなら
ない。
の向上を目的に、レイアウトパターンの縮小化と
ウエハー製造工程における拡散層のシヤロー化や
ポリシリコンの膜厚減少化等が進んでいるがこれ
らの事は現在の入力保護装置を構成する抵抗素子
と容量素子にとつては入力ゲート保護耐圧を維持
することは困難であるばかりでなく、レイアウト
パターン面積の増大になる。すなわち拡散層のシ
ヤロー化による拡散層中へのアルミニウム浸透、
いわゆるアロイスパイクの発生防止に努めなけれ
ばならないし又、ポリシリコンの膜厚減少化によ
つて所定の抵抗値を得る為レイアウトパターン面
積の増大化が必然的に行われてしまう。従つて、
近年の高密度集積化や電気的特性向上の為の製造
プロセスの改良等が成されても入力ゲート保護装
置は所定の保護耐圧を維持するばかりでなく、レ
イアウトパターンの面積についても、従来の保護
装置より更に小さなものにしていかなければなら
ない。
本発明は、従来の保護耐圧と同等以上の性能を
持ち更に、レイアウトパターンの占有面積につい
ても、従来の保護装置の面積よりも小さくて済む
為、より高密度集積化が実限可能となるものであ
る。
持ち更に、レイアウトパターンの占有面積につい
ても、従来の保護装置の面積よりも小さくて済む
為、より高密度集積化が実限可能となるものであ
る。
本発明によれば一導電型半導体基体上に設けら
れた反対導電型の埋込み層が、入力用ボンデイン
グパツドと入力用ゲートにそれぞれオーミツク接
続され更に、該半導体基体と、該埋込み層内に設
けられ該半導体基体と同一導電型の不純物を含む
拡散層とがオーミツク接続した構造の入力ゲート
保護装置が得られる。
れた反対導電型の埋込み層が、入力用ボンデイン
グパツドと入力用ゲートにそれぞれオーミツク接
続され更に、該半導体基体と、該埋込み層内に設
けられ該半導体基体と同一導電型の不純物を含む
拡散層とがオーミツク接続した構造の入力ゲート
保護装置が得られる。
本発明をＮ型半導体基板上にＰ型埋込み層を使
つた相補型MOS構造における入力ゲート保護装
置を例にとつて従来の装置と比較しながら図面を
用いて説明していく。
つた相補型MOS構造における入力ゲート保護装
置を例にとつて従来の装置と比較しながら図面を
用いて説明していく。
第１図ａは、従来から実施されてきた入力ゲー
ト保護装置のレイアウトパターンの一例を示し、
第１図ｂ及び、第１図ｃはそれぞれ第１図ａの等
価回路及び第１図ａにおけるａ―ｂの断面図を示
す。第１図ａ、ｂ、ｃにおいて、入力用ボンデイ
ングパツド１１はＮ型不純物を含むポリシリコン
抵抗１２の一端とオーミツク接続される。次に前
記ポリシリコン抵抗１２の他端はＰ型埋込み層１
３上に設けられたＮ型拡散層１４とアルミニウム
配線１５を介してオーミツク接続され更に、入力
ゲートへと通じる。次に、前記Ｐ型埋込み層１３
は高濃度のＰ型不純物を含んだＰ型拡散層１６を
介してGND電源のアルミニウム配線１７とオー
ミツク接続されている。この保護装置の動作とし
てGND電極１７に対し、ボンデイングパツド１
１に正のノイズが印加された場合を説明すると、
印加されたノイズ電流は、ポリシリコン抵抗１２
を介してＰ型埋込み層１３とＮ型拡散層１４との
間で形成されるダイオード１８へと流れる。この
ノイズ電流は前記ダイオード１８からみて、逆方
向電流となるがこのダイオードの耐圧は、通常１
５Ｖ程度なのでこの電圧以上のノイズが印加され
た場合、このダイオードは十分な電流パスとなり
ノイズ電圧の吸収を行つて、入力ゲートの保護機
能を果たしている。しかし、この様な従来の入力
ゲート保護装置では、先ず、Ｖ型拡散層のシヤロ
ー化が行われた場合Ｎ型拡散層中へのアルミニウ
ム浸透が発生し、Ｎ型拡散層とＰ型埋込み層とが
完全に導通状態になる。又、高密度集積化を目的
にポリシリコン抵抗の値を小さくすることは、上
記したアルミニウム浸透をより一層発生しやすく
するものである。
ト保護装置のレイアウトパターンの一例を示し、
第１図ｂ及び、第１図ｃはそれぞれ第１図ａの等
価回路及び第１図ａにおけるａ―ｂの断面図を示
す。第１図ａ、ｂ、ｃにおいて、入力用ボンデイ
ングパツド１１はＮ型不純物を含むポリシリコン
抵抗１２の一端とオーミツク接続される。次に前
記ポリシリコン抵抗１２の他端はＰ型埋込み層１
３上に設けられたＮ型拡散層１４とアルミニウム
配線１５を介してオーミツク接続され更に、入力
ゲートへと通じる。次に、前記Ｐ型埋込み層１３
は高濃度のＰ型不純物を含んだＰ型拡散層１６を
介してGND電源のアルミニウム配線１７とオー
ミツク接続されている。この保護装置の動作とし
てGND電極１７に対し、ボンデイングパツド１
１に正のノイズが印加された場合を説明すると、
印加されたノイズ電流は、ポリシリコン抵抗１２
を介してＰ型埋込み層１３とＮ型拡散層１４との
間で形成されるダイオード１８へと流れる。この
ノイズ電流は前記ダイオード１８からみて、逆方
向電流となるがこのダイオードの耐圧は、通常１
５Ｖ程度なのでこの電圧以上のノイズが印加され
た場合、このダイオードは十分な電流パスとなり
ノイズ電圧の吸収を行つて、入力ゲートの保護機
能を果たしている。しかし、この様な従来の入力
ゲート保護装置では、先ず、Ｖ型拡散層のシヤロ
ー化が行われた場合Ｎ型拡散層中へのアルミニウ
ム浸透が発生し、Ｎ型拡散層とＰ型埋込み層とが
完全に導通状態になる。又、高密度集積化を目的
にポリシリコン抵抗の値を小さくすることは、上
記したアルミニウム浸透をより一層発生しやすく
するものである。
本発明では埋込み層の深さが拡散層に比較して
深いことに注目して、アルミニウム浸透の起こら
ない。しかもポリシリコン抵抗を省いて高密度集
積化を計つても、所定の保護耐圧を十分に満足で
きる、入力ゲート保護装置を提供するものであ
る。
深いことに注目して、アルミニウム浸透の起こら
ない。しかもポリシリコン抵抗を省いて高密度集
積化を計つても、所定の保護耐圧を十分に満足で
きる、入力ゲート保護装置を提供するものであ
る。
第２図ａは本発明を採用した一実施例のレイウ
アトパターンを示し第２図ｂ及び第２図ｃはそれ
ぞれ第２図ａの等価回路及び、第２図ａにおける
a′―b′の断面図を示す。第２図ａ、ｂ、ｃにおい
て入力用ボンデイングパツド２１は、Ｐ型埋込み
層２３とこのＰ型埋込み層２３上に設けた高濃度
のＰ型不純物を含むＰ型拡散層２６を介してオー
ミツク接続されている。次に入力ゲートへの配線
はＰ型埋込み層２３とＰ型拡散層２６にり形成さ
れる抵抗２９をえた後、アルミニウム配線２５に
よりオーミツク接続される、Ｐ型埋込み層２３上
とＮ型半導体基体上には高濃度のＮ型不純物を含
むＮ型拡散層２４がそれぞれ設けられ、Vc.c.電源
のアルミニウム配線２７とオーミツク接続されて
いる。このような構成によつて、高電圧のノイズ
が入力用ボンデイングパツドに印加されてもＰ型
埋込み層の深さが拡散層のそれり深い為アロイス
パイクによるＰ型埋込み層とＮ型基体間の導通が
防止できる。ここで、Ｐ型埋込み層上にＮ型拡散
層を設けた理由は、入力用ボンデイングパツドに
負の高電圧ノイズが印加された場合に有効となる
ものである。即ちＰ型埋込み層とＮ型基体との間
で形成されるダイオード３０の耐圧は通常100V
程度ある為、このままでは、入力ゲートが破壊し
てしまいゲート保護の機能を果たさない、その為
にＰ型埋込み層上に高濃度の不純物を含んだＮ型
拡散層を設けて、耐圧の低いダイオード２８を形
成することによつて、ゲート保護の機能を確実な
ものにするものである。
アトパターンを示し第２図ｂ及び第２図ｃはそれ
ぞれ第２図ａの等価回路及び、第２図ａにおける
a′―b′の断面図を示す。第２図ａ、ｂ、ｃにおい
て入力用ボンデイングパツド２１は、Ｐ型埋込み
層２３とこのＰ型埋込み層２３上に設けた高濃度
のＰ型不純物を含むＰ型拡散層２６を介してオー
ミツク接続されている。次に入力ゲートへの配線
はＰ型埋込み層２３とＰ型拡散層２６にり形成さ
れる抵抗２９をえた後、アルミニウム配線２５に
よりオーミツク接続される、Ｐ型埋込み層２３上
とＮ型半導体基体上には高濃度のＮ型不純物を含
むＮ型拡散層２４がそれぞれ設けられ、Vc.c.電源
のアルミニウム配線２７とオーミツク接続されて
いる。このような構成によつて、高電圧のノイズ
が入力用ボンデイングパツドに印加されてもＰ型
埋込み層の深さが拡散層のそれり深い為アロイス
パイクによるＰ型埋込み層とＮ型基体間の導通が
防止できる。ここで、Ｐ型埋込み層上にＮ型拡散
層を設けた理由は、入力用ボンデイングパツドに
負の高電圧ノイズが印加された場合に有効となる
ものである。即ちＰ型埋込み層とＮ型基体との間
で形成されるダイオード３０の耐圧は通常100V
程度ある為、このままでは、入力ゲートが破壊し
てしまいゲート保護の機能を果たさない、その為
にＰ型埋込み層上に高濃度の不純物を含んだＮ型
拡散層を設けて、耐圧の低いダイオード２８を形
成することによつて、ゲート保護の機能を確実な
ものにするものである。
尚、本発明の実施例をＮ型基体上にＰ型埋込み
層を用いた場合について説明したが、逆にＰ型基
体上にＮ型埋込み層を用いた場合についても本発
明の効果がそのまま発揮できるものである。
層を用いた場合について説明したが、逆にＰ型基
体上にＮ型埋込み層を用いた場合についても本発
明の効果がそのまま発揮できるものである。
第１図ａは、従来の入力ゲート保護装置のレイ
アウトパターンを示し、第１図ｂは、第１図ａの
等価回路を示す。第１図ｃは、第１図ａのａ―ｂ
における断面図である。第２図ａは、本発明によ
る入力ゲート保護装置のレイアウトパターンで第
２図ｂは第２図ａの等価回路を示す。第２図ｃは
第２図ａのa′―b′における断面図である。 なお図において、１１，２１…入力用ボンデイ
ングパツド、１２…Ｎ型不純物を含むポリシリコ
ン抵抗、１３，２３……Ｐ型埋込み層、１４，２
４………Ｎ型拡散層、１５，２５，１７，２７…
…アルミニウム配線、１６，２６……Ｐ型拡散
層、１８，２８，３０……ダイオード、２９……
抵抗、である。
アウトパターンを示し、第１図ｂは、第１図ａの
等価回路を示す。第１図ｃは、第１図ａのａ―ｂ
における断面図である。第２図ａは、本発明によ
る入力ゲート保護装置のレイアウトパターンで第
２図ｂは第２図ａの等価回路を示す。第２図ｃは
第２図ａのa′―b′における断面図である。 なお図において、１１，２１…入力用ボンデイ
ングパツド、１２…Ｎ型不純物を含むポリシリコ
ン抵抗、１３，２３……Ｐ型埋込み層、１４，２
４………Ｎ型拡散層、１５，２５，１７，２７…
…アルミニウム配線、１６，２６……Ｐ型拡散
層、１８，２８，３０……ダイオード、２９……
抵抗、である。
Claims (1)
- １ 一導電型半導体基体上に設けられた反対導電
型の埋込み層が入力用ボンデイングパツド及び入
力用ゲートにそれぞれオーミツク接続され、更に
前記半導体基体と前記埋込み層内に設けられ前記
半導体基体と同一導電型の不純物を含む拡散層と
がオーミツク接続してなることを特徴とする相補
型絶縁ゲート電界効果半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117972A JPS599955A (ja) | 1982-07-07 | 1982-07-07 | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117972A JPS599955A (ja) | 1982-07-07 | 1982-07-07 | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS599955A JPS599955A (ja) | 1984-01-19 |
| JPS632154B2 true JPS632154B2 (ja) | 1988-01-18 |
Family
ID=14724828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57117972A Granted JPS599955A (ja) | 1982-07-07 | 1982-07-07 | 相補型絶縁ゲ−ト電界効果半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS599955A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6262559A (ja) * | 1985-09-12 | 1987-03-19 | Sanyo Electric Co Ltd | 入力保護回路 |
| JPS6262560A (ja) * | 1985-09-12 | 1987-03-19 | Sanyo Electric Co Ltd | 入力保護回路 |
| JPS6354771A (ja) * | 1986-08-25 | 1988-03-09 | Nec Corp | 半導体装置 |
-
1982
- 1982-07-07 JP JP57117972A patent/JPS599955A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS599955A (ja) | 1984-01-19 |
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