JPS632467A - 同期信号発生回路 - Google Patents
同期信号発生回路Info
- Publication number
- JPS632467A JPS632467A JP14548386A JP14548386A JPS632467A JP S632467 A JPS632467 A JP S632467A JP 14548386 A JP14548386 A JP 14548386A JP 14548386 A JP14548386 A JP 14548386A JP S632467 A JPS632467 A JP S632467A
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- Japan
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- counter
- output
- signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、テレビジョン信号をディジタル処理する装
置において、ディジタルメモリを使用して同期信号を発
生させる同期信号発生回路に関するものである。
置において、ディジタルメモリを使用して同期信号を発
生させる同期信号発生回路に関するものである。
第４図は、例えば第２図に示す水平同期信号（ＨＤ）、
バースト信号、及び第３図に示す垂直同期信号（ＶＤ）
から成る高品位テレビのブラックバースト信号を、受信
機でＨＤ、ＶＤＳＨＤと位相ロックされたリサンプルク
ロックからディジタル処理で発生させる一般的な回路を
示す。
バースト信号、及び第３図に示す垂直同期信号（ＶＤ）
から成る高品位テレビのブラックバースト信号を、受信
機でＨＤ、ＶＤＳＨＤと位相ロックされたリサンプルク
ロックからディジタル処理で発生させる一般的な回路を
示す。
第４図において、１はＨＤ入力端子、２はＶＤ入力端子
、３はリサンプルクロック入力端子、４は端子１，２．
３の信号からアドレスカウンタ５のリセットパルスを発
生させるリセット回路、６はアドレスカウンタ５の出力
をアドレス入力とするＲＯＭ、７はＲＯＭ６の出力を人
力とするＤ／Ａ変換器、８はＤ／Ａ変換器７の出力を入
力とするローパスフィルタ、９はローパスフィルタ８の
出力端子で、ブラックバースト信号出力端子である。
、３はリサンプルクロック入力端子、４は端子１，２．
３の信号からアドレスカウンタ５のリセットパルスを発
生させるリセット回路、６はアドレスカウンタ５の出力
をアドレス入力とするＲＯＭ、７はＲＯＭ６の出力を人
力とするＤ／Ａ変換器、８はＤ／Ａ変換器７の出力を入
力とするローパスフィルタ、９はローパスフィルタ８の
出力端子で、ブラックバースト信号出力端子である。
次いで動作について説明する。受信機で発生するＨＤ、
ＶＤ、ＨＤと位相ロックしたリサンプルクロックは、各
々の入力端子１，２．３に到来する。リセット回路４は
、入力端子１．２．３に到来する入力信号から、アドレ
スカウンタ５を１フレームに１回、第１ラインの先頭で
リセットするリセットパルスを発生するものである。ア
ドレスカウンタ５はリセット回路４の出力信号でリセッ
トされるまで、リサンプルクロックをアップカウンタす
る。ＲＯＭ６には、第２図、第３図に示すブラックバー
スト信号の波形のディジタル値が１フレーム分書き込ま
れている。ＲＯＭ６は、アドレスカウンタ５で指定され
るアドレスに従って、Ｄ／Ａ変換器７にディジタルデー
タを出力する。
ＶＤ、ＨＤと位相ロックしたリサンプルクロックは、各
々の入力端子１，２．３に到来する。リセット回路４は
、入力端子１．２．３に到来する入力信号から、アドレ
スカウンタ５を１フレームに１回、第１ラインの先頭で
リセットするリセットパルスを発生するものである。ア
ドレスカウンタ５はリセット回路４の出力信号でリセッ
トされるまで、リサンプルクロックをアップカウンタす
る。ＲＯＭ６には、第２図、第３図に示すブラックバー
スト信号の波形のディジタル値が１フレーム分書き込ま
れている。ＲＯＭ６は、アドレスカウンタ５で指定され
るアドレスに従って、Ｄ／Ａ変換器７にディジタルデー
タを出力する。
Ｄ／Ａ変換器７は、ＲＯＭ６の出力信号をアナログ量に
変換する。Ｄ／Ａ変換器７の出力信号は、ローパスフィ
ルタ８で平滑化される。この様にして、ブラックバース
ト信号出力端子９に、第２図及び第３図に示すブラック
バースト信号を得ることができる。
変換する。Ｄ／Ａ変換器７の出力信号は、ローパスフィ
ルタ８で平滑化される。この様にして、ブラックバース
ト信号出力端子９に、第２図及び第３図に示すブラック
バースト信号を得ることができる。
従来の同期信号発生回路は以上のように構成されている
ので、リサンプルクロックを１フレ一ム期間カウントす
ることが必要で、大容量の高速Ｒ０Ｍを使用しなければ
ならないという問題点があった・ この発明は上記のような問題点を解消するためになされ
たもので、従来と同様の回路規模で、小容量の高速ＲＯ
Ｍを使用して構成できる同期信号発生回路を得ることを
目的とする。
ので、リサンプルクロックを１フレ一ム期間カウントす
ることが必要で、大容量の高速Ｒ０Ｍを使用しなければ
ならないという問題点があった・ この発明は上記のような問題点を解消するためになされ
たもので、従来と同様の回路規模で、小容量の高速ＲＯ
Ｍを使用して構成できる同期信号発生回路を得ることを
目的とする。
Ｃ問題点を解決するための手段〕
この発明に係る同期信号発生回路は、ＨＤ、ＶＤ、ＨＤ
と位相ロックしたリサンプルクロックを入力信号とし、
水平同期信号の位置を決定する水平同期信号発生カウン
タと、該水平同期信号発生カウンタの出力からバースト
信号の位置を決定するバースト位置調整カウンタと、該
バースト位置調整カウンタの出力からバースト信号のア
ドレスを決定するバーストアドレスカウンタと、垂直同
期信号期間を判断する垂直同期信号期間判断回路と、該
垂直同期信号期間判断回路の出力から垂直同期信号の位
置を決定する垂直同期信号発生カウンタと、咳水平同期
信号発生カウンタの出力と咳垂直同′ｐＪ１信号発生カ
ウンタの出力から水平同期信号と垂直同期信号のアドレ
スを決定する論理回路と、該バーストアドレスカウンタ
の出力と８炙−理回路の出力でアドレス制御されるＲＯ
Ｍと、該ＲＯＭのディジタル出力をアナログ量に変換す
るＤ／Ａ変換器と、該Ｄ／Ａ変換器の出力を平滑化する
ローパスフィルタとを備えたものである。
と位相ロックしたリサンプルクロックを入力信号とし、
水平同期信号の位置を決定する水平同期信号発生カウン
タと、該水平同期信号発生カウンタの出力からバースト
信号の位置を決定するバースト位置調整カウンタと、該
バースト位置調整カウンタの出力からバースト信号のア
ドレスを決定するバーストアドレスカウンタと、垂直同
期信号期間を判断する垂直同期信号期間判断回路と、該
垂直同期信号期間判断回路の出力から垂直同期信号の位
置を決定する垂直同期信号発生カウンタと、咳水平同期
信号発生カウンタの出力と咳垂直同′ｐＪ１信号発生カ
ウンタの出力から水平同期信号と垂直同期信号のアドレ
スを決定する論理回路と、該バーストアドレスカウンタ
の出力と８炙−理回路の出力でアドレス制御されるＲＯ
Ｍと、該ＲＯＭのディジタル出力をアナログ量に変換す
るＤ／Ａ変換器と、該Ｄ／Ａ変換器の出力を平滑化する
ローパスフィルタとを備えたものである。
この発明に係る同期信号発生回路では、ＨＤ。
ＶＤ、ＨＤと位相ロックしたリサンプルクロックから、
水平同期信号、垂直同期信号、バースト信号の位置を決
めるようにしたから、ＲＯＭのアドレス制御を簡単にで
きる。
水平同期信号、垂直同期信号、バースト信号の位置を決
めるようにしたから、ＲＯＭのアドレス制御を簡単にで
きる。
以下、この発明の一実施例を図について説明する。第１
図において、１はＨＤ入力端子、２はＶＤ入力端子、３
はリサンプルクロック入力端子である。１０はＨＤ入力
端子ｌの信号とリサンプルクロック入力端子３の信号と
を入力とする水平同期信号発生カウンタ、１２は端子３
の信号と、カウンタ１０の出力とを入力とするバースト
位１１整カウンタ、１４は端子３の信号とカウンタ１２
の出力とを入力とするバーストアドレスカウンタ、１１
はＨＤ入力端子１の信号とＶＤ入力端子２の信号とを入
力とする垂直同期信号期間判断回路、１３は端子３の信
号と垂直同期信号判断回路１１の出力とを入力とする垂
直同期信号発生カウンタ、１５はカウンタ１０の出力と
カウンタ１３の出力とを入力とするＡＮＤ回路、６はカ
ウンタ１４の出力とＡＮＤ回路１５の出力とをアドレス
入力とするＲＯＭ、７は端子３の信号とＲＯＭ６の出力
とを入力とするＤ／Ａ変換器、８はＤ／Ａ変換器７の出
力を入力とするローパスフィルタ、９はローパスフィル
タ８の出力端子で、ブラックバースト信号出力端子であ
る。
図において、１はＨＤ入力端子、２はＶＤ入力端子、３
はリサンプルクロック入力端子である。１０はＨＤ入力
端子ｌの信号とリサンプルクロック入力端子３の信号と
を入力とする水平同期信号発生カウンタ、１２は端子３
の信号と、カウンタ１０の出力とを入力とするバースト
位１１整カウンタ、１４は端子３の信号とカウンタ１２
の出力とを入力とするバーストアドレスカウンタ、１１
はＨＤ入力端子１の信号とＶＤ入力端子２の信号とを入
力とする垂直同期信号期間判断回路、１３は端子３の信
号と垂直同期信号判断回路１１の出力とを入力とする垂
直同期信号発生カウンタ、１５はカウンタ１０の出力と
カウンタ１３の出力とを入力とするＡＮＤ回路、６はカ
ウンタ１４の出力とＡＮＤ回路１５の出力とをアドレス
入力とするＲＯＭ、７は端子３の信号とＲＯＭ６の出力
とを入力とするＤ／Ａ変換器、８はＤ／Ａ変換器７の出
力を入力とするローパスフィルタ、９はローパスフィル
タ８の出力端子で、ブラックバースト信号出力端子であ
る。
次いで動作について説明する。受信機で発生するＨＤ、
ＶＤ、ＨＤと位相ロックしたリサンプルクロックは、各
々の入力端子１，２．３に到来する。水平同期信号発生
カウンタ１０は、入力端子１の入力信号の水平同期信号
ＨＤの始まりのエツジ（第２図のＡ部）で初期設定され
て入力端子３の入力信号のリサンプルクロックのカウン
トを開始し、第２図に示す水平同期信号期間カウントを
続け、第２図のＢ部に相当する時刻でカウントを停止す
る動作を行なう、バースト位置？Ａ整カウンタ１２は、
カウンタ１０のカウント停止位置でカウンタ１０の出力
の終わりのエツジにより初期設定されて、リサンプルク
ロックのカウントを開始し、所定時間経過時、即ち、第
２図の０部に相当する時刻でカウントの停止する動作を
行なう、バーストアドレスカウンタ１４はカウンタ１２
のカウント停止位置で、カウンタ１２の出力の終わりの
エツジにより初期設定されて、リサンプルクロックのカ
ウントを開始し、第２図に示すバースト信号期間カウン
トを続け、第２図のＤ部に相当する時刻でカウントを停
止する動作を行なう。
ＶＤ、ＨＤと位相ロックしたリサンプルクロックは、各
々の入力端子１，２．３に到来する。水平同期信号発生
カウンタ１０は、入力端子１の入力信号の水平同期信号
ＨＤの始まりのエツジ（第２図のＡ部）で初期設定され
て入力端子３の入力信号のリサンプルクロックのカウン
トを開始し、第２図に示す水平同期信号期間カウントを
続け、第２図のＢ部に相当する時刻でカウントを停止す
る動作を行なう、バースト位置？Ａ整カウンタ１２は、
カウンタ１０のカウント停止位置でカウンタ１０の出力
の終わりのエツジにより初期設定されて、リサンプルク
ロックのカウントを開始し、所定時間経過時、即ち、第
２図の０部に相当する時刻でカウントの停止する動作を
行なう、バーストアドレスカウンタ１４はカウンタ１２
のカウント停止位置で、カウンタ１２の出力の終わりの
エツジにより初期設定されて、リサンプルクロックのカ
ウントを開始し、第２図に示すバースト信号期間カウン
トを続け、第２図のＤ部に相当する時刻でカウントを停
止する動作を行なう。
−方、垂直同期信号判断回路１１は、入力端子１．２に
入力されるＨＤ、ＶＤから第１フイールド、第２フイー
ルドの判定を行なう。そして、１１２５ラインと１〜３
ラインまでの４ライン分のＨＤと、５６３ ラインー５
６６ラインまでの４ライン分のＨＤを検出する。垂直同
期信号発生カウンタ１３は、第１フイールド用と第２フ
イールド用の２種類のカウンタから構成されている（図
示省略）。
入力されるＨＤ、ＶＤから第１フイールド、第２フイー
ルドの判定を行なう。そして、１１２５ラインと１〜３
ラインまでの４ライン分のＨＤと、５６３ ラインー５
６６ラインまでの４ライン分のＨＤを検出する。垂直同
期信号発生カウンタ１３は、第１フイールド用と第２フ
イールド用の２種類のカウンタから構成されている（図
示省略）。
第１フイールド用のカウンタは、１１２５ライン〜３ラ
インまでの４ラインのＨＤの始まりのエツジで初期化さ
れてリサンプルクロックのカウントを開始し、その出力
は第３図のＥ部に相当する時刻で立ち下がり、Ｆ部に相
当する時刻で立ち上がる。
インまでの４ラインのＨＤの始まりのエツジで初期化さ
れてリサンプルクロックのカウントを開始し、その出力
は第３図のＥ部に相当する時刻で立ち下がり、Ｆ部に相
当する時刻で立ち上がる。
そして、第１フイールド用のカウンタは、Ｆ部に相当す
る時刻でカウント停止する。第２フイールド用のカウン
タは、２種類のカウンタから構成されており （これを
カウンタ■とカウンタ■とする）、いずれも５６３ライ
ン〜５６６ラインまでの４ラインのＨＤの始まりの工、
ジで初期化されてリサンプルクロックのカウントを開始
する。カウンタ■の出力は第３図の０部に相当する時刻
で立ち下がり、Ｈ部に相当する時刻で立ち上がる。そし
て、カウンタＩは、Ｈ部に相当する時刻でカウントを停
止する。カウンタ■の出力は第３図の１部に相当する時
刻で立ち下がり、５部に相当する時刻で立ち上がる。そ
して、カウンタ■は５部に相当する時刻でカウントを停
止する。カウンタ１３の出力信号は、上記第１フイール
ド用のカウンタの出力と、第２フイールド用の２つのカ
ウンタの出力の論理積をとったものである。ＡＮＤ回路
１５はカウンタ１０の出力信号とカウンタ１３の出力信
号の論理積をとるもので、第５図（ａｔ、 （ｂｌ、
（ｃ）にカウンタ１０の出力信号、カウンタ１３の出力
信号、ＡＮＤ回路１５の出力信号を示す。
る時刻でカウント停止する。第２フイールド用のカウン
タは、２種類のカウンタから構成されており （これを
カウンタ■とカウンタ■とする）、いずれも５６３ライ
ン〜５６６ラインまでの４ラインのＨＤの始まりの工、
ジで初期化されてリサンプルクロックのカウントを開始
する。カウンタ■の出力は第３図の０部に相当する時刻
で立ち下がり、Ｈ部に相当する時刻で立ち上がる。そし
て、カウンタＩは、Ｈ部に相当する時刻でカウントを停
止する。カウンタ■の出力は第３図の１部に相当する時
刻で立ち下がり、５部に相当する時刻で立ち上がる。そ
して、カウンタ■は５部に相当する時刻でカウントを停
止する。カウンタ１３の出力信号は、上記第１フイール
ド用のカウンタの出力と、第２フイールド用の２つのカ
ウンタの出力の論理積をとったものである。ＡＮＤ回路
１５はカウンタ１０の出力信号とカウンタ１３の出力信
号の論理積をとるもので、第５図（ａｔ、 （ｂｌ、
（ｃ）にカウンタ１０の出力信号、カウンタ１３の出力
信号、ＡＮＤ回路１５の出力信号を示す。
リサンプルクロックの周波数をｆｅ＝９６０ ｆイ（
ｒＨは水平周波数）とすると、第２図に示すようにバー
スト信号は周波数がｆ ａ ＝３８４ ｆ Ｍで、８
サイクルある。従ってバースト信号期間は８／ｆＩｌと
なり、バースト信号をリサンプルクロックでサンプリン
グしたパースＨε号期間のサンプリング総数は（８／ｆ
ａ ） ｘ ｆ、 ＝２０ （個）である。
ｒＨは水平周波数）とすると、第２図に示すようにバー
スト信号は周波数がｆ ａ ＝３８４ ｆ Ｍで、８
サイクルある。従ってバースト信号期間は８／ｆＩｌと
なり、バースト信号をリサンプルクロックでサンプリン
グしたパースＨε号期間のサンプリング総数は（８／ｆ
ａ ） ｘ ｆ、 ＝２０ （個）である。
また、ｆｃ ／ ｆ ｍ ＝２．５であるから、バース
ト信号１サイクル゛のサンプリング数は２．５ となる
。
ト信号１サイクル゛のサンプリング数は２．５ となる
。
従って、バースト信号の２サイクルには５つのサンプリ
ング点があり、第６図に示すようにサンプリング点の位
相は、バースト信号２サイクルで同一位相にもどる。従
って、バースト信号２サイクルで、５ｆｌｔ［のサンプ
リングデータが発生する。
ング点があり、第６図に示すようにサンプリング点の位
相は、バースト信号２サイクルで同一位相にもどる。従
って、バースト信号２サイクルで、５ｆｌｔ［のサンプ
リングデータが発生する。
サンプリング総数は２０個であるので、５種類のサンプ
リングデータが４回繰り返すことになる。
リングデータが４回繰り返すことになる。
この場合、第２図のパースＨｉ号に対応したバーストア
ドレスカウンタ１４の出力は５種類で良いので、３ビツ
トで十分である。又、ＡＮＤ回路１５の出力信号は、第
５図（Ｃ）に示すように２値信号なので、１ビツトで十
分である。そして、ＡＮＤ回路１５の出力とカウンタ１
４の出力は独立した関係なので、第２図、第３図に示す
全ての信号が４ビツトのアドレスで表現できる。
ドレスカウンタ１４の出力は５種類で良いので、３ビツ
トで十分である。又、ＡＮＤ回路１５の出力信号は、第
５図（Ｃ）に示すように２値信号なので、１ビツトで十
分である。そして、ＡＮＤ回路１５の出力とカウンタ１
４の出力は独立した関係なので、第２図、第３図に示す
全ての信号が４ビツトのアドレスで表現できる。
ＲＯＭ６は、ＡＮＤ回路１５の出力とカウンタ１４の出
力をアドレス入力とし、第２図、第３図の信号の振幅に
対応したディジタルデータを出力する。Ｄ／Ａ変換器７
は、ＲＯＭ６の出力データをアナログ量に変換する。ロ
ーパスフィルタ８は、Ｄ／Ａ変換器７の出力を平滑化す
る。こうして、ローパスフィルタ８の出力のブラックバ
ースト信号出力端子９に、第２図、第３図に示すブラン
クバースト信号が得られる。
力をアドレス入力とし、第２図、第３図の信号の振幅に
対応したディジタルデータを出力する。Ｄ／Ａ変換器７
は、ＲＯＭ６の出力データをアナログ量に変換する。ロ
ーパスフィルタ８は、Ｄ／Ａ変換器７の出力を平滑化す
る。こうして、ローパスフィルタ８の出力のブラックバ
ースト信号出力端子９に、第２図、第３図に示すブラン
クバースト信号が得られる。
以上のように、この発明によれば、高品位テレビのブラ
ックバースト信号を発生する同期信号発生回路において
、水平開Ｍ信号、垂直同期信号、バースト信号の時間的
な位置を決定することによりＲＯＭのアドレス制御を簡
単にできるようにしたので、小容量の高速ＲＯＭを使用
して回路を構成できる。また、回路規模は従来と同様で
、回路構成は容易であるという効果がある。
ックバースト信号を発生する同期信号発生回路において
、水平開Ｍ信号、垂直同期信号、バースト信号の時間的
な位置を決定することによりＲＯＭのアドレス制御を簡
単にできるようにしたので、小容量の高速ＲＯＭを使用
して回路を構成できる。また、回路規模は従来と同様で
、回路構成は容易であるという効果がある。
第１図はこの発明の一実施例による同期信号発生回路の
回路図、第２図は高品位テレビの水平同期信号、バース
ト信号を示す図、第３図は高品位テレビの垂直同期信号
を示す図、第４図は従来の同期信号発生回路の回路図、
第５図（ａ）、 （ｂｌ、 （Ｃ１はそれぞれ水平同期
信号発生カウンタの出力、垂直同期信号発生カウンタの
出力、ＡＮＤ回路の出力を示す図、第６図はバースト信
号とリサンプルクロックでサンプリングされたデータと
の対応関係を示す図である。 図中１はＨＤ入力端子、２はＶＤ入力端子、３はリサン
プルクロック入力端子、４はリセット回路、５はアドレ
スカウンタ、６はＲＯＭ、７はＤ／Ａ変換器、８はロー
パスフィルタ、９はブラックバースト信号出力端子、１
０は水平同期信号発生カウンタ、１１は垂直同期信号期
間判断回路、１２はバースト位置調整カウンタ、１３は
垂直同期信号発生カウンタ、１４はバーストアドレスカ
ウンタ、１５はＡＮＤ回路である。 なお、図中同一符号は同−又は相当部分を示す。
回路図、第２図は高品位テレビの水平同期信号、バース
ト信号を示す図、第３図は高品位テレビの垂直同期信号
を示す図、第４図は従来の同期信号発生回路の回路図、
第５図（ａ）、 （ｂｌ、 （Ｃ１はそれぞれ水平同期
信号発生カウンタの出力、垂直同期信号発生カウンタの
出力、ＡＮＤ回路の出力を示す図、第６図はバースト信
号とリサンプルクロックでサンプリングされたデータと
の対応関係を示す図である。 図中１はＨＤ入力端子、２はＶＤ入力端子、３はリサン
プルクロック入力端子、４はリセット回路、５はアドレ
スカウンタ、６はＲＯＭ、７はＤ／Ａ変換器、８はロー
パスフィルタ、９はブラックバースト信号出力端子、１
０は水平同期信号発生カウンタ、１１は垂直同期信号期
間判断回路、１２はバースト位置調整カウンタ、１３は
垂直同期信号発生カウンタ、１４はバーストアドレスカ
ウンタ、１５はＡＮＤ回路である。 なお、図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）水平同期信号、垂直同期信号、及び水平同期信号
と位相同期したリサンプルクロックからディジタル処理
により高品位テレビのブラックバースト信号を発生する
同期信号発生回路において、入力される水平同期信号に
対し水平同期信号の位置を決定する水平同期信号発生カ
ウンタと、該水平同期信号発生カウンタの出力からバー
スト信号の位置を決定するバースト位置調整カウンタと
、 該バースト位置調整カウンタの出力からバースト信号の
アドレスを決定するバーストアドレスカウンタと、 入力される水平同期信号及び垂直同期信号から垂直同期
信号期間を判断する垂直同期信号期間判断回路と、 該垂直同期信号期間判断回路の出力から垂直同期信号の
位置を決定する垂直同期信号発生カウンタと、 該水平同期信号発生カウンタの出力と該垂直同期信号発
生カウンタの出力とから水平同期信号と垂直同期信号の
アドレスを決定する論理回路と、上記バーストアドレス
カウンタの出力と上記論理回路の出力とによりアドレス
制御されるＲＯＭと、 該ＲＯＭのディジタル出力をアナログ量に変換するＤ／
Ａ変換器と、 該Ｄ／Ａ変換器の出力を平滑化するローパスフィルタと
を備えたことを特徴とする同期信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14548386A JPS632467A (ja) | 1986-06-20 | 1986-06-20 | 同期信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14548386A JPS632467A (ja) | 1986-06-20 | 1986-06-20 | 同期信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS632467A true JPS632467A (ja) | 1988-01-07 |
Family
ID=15386300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14548386A Pending JPS632467A (ja) | 1986-06-20 | 1986-06-20 | 同期信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS632467A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003032511A (ja) * | 2001-07-18 | 2003-01-31 | Shibasoku:Kk | 同期信号発生装置 |
-
1986
- 1986-06-20 JP JP14548386A patent/JPS632467A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003032511A (ja) * | 2001-07-18 | 2003-01-31 | Shibasoku:Kk | 同期信号発生装置 |
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