JPS63252013A - 定電流スイツチング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、発光ダイオードアレイ（以下、ＬＥＤアレイ
という）等の負荷に一定の出力電流をオン。

オフ供給する定電流スイッチング回路に関するものであ
る。

（従来の技術） 従来、このような分野の技術としては、アナリシス　ア
ンド　デザイン　オン　アナログ　インチグレイティド
　サーキットス（Ａｎａｌｙｓｉｓ　ａｎｄＤｅＳｉｌ
；ｉｎ　Ｏｆ　Ａｎａｌｏｇ　Ｉｎｔｅｇｒａｔｅｄ　
Ｃ１ｔＣｕｉｔＳ）２版（１９７７）、ジョン　ウイリ
イ　アンド　ソング（Ｊｏｈｎ　Ｗｉ　Ｉｅｙ　＆　５
ｏｎｓ）　（米）ポール　アール　グレイ　アンド　ロ
パート　ジー　メイヤー（Ｐａｕ　ＩＲ，Ｇｒａｙ　ａ
ｎｄ　Ｒｏｂｅｒｔ　Ｇ、　Ｍｅｙｅｒ）Ｐ、１９７−
２６７に記載されるものがあった。以下、その構成を図
を用いて説明する。

第２図は従来のカレントミラー形定電流スイッチング回
路の一構成例を示す回路である。

この定電流スイッチング回路は、入力信号ＶＩＮを入力
する入力端子１、電源電圧ｖＣＣが印加される電源端子
２、及び複数の出力電流１１〜ＩＮを出力する出力端子
３−１〜３−Ｎを有し、その電源端子２には参照用電流
ＩＯを出力する定電流源回路４を介してノードＮ１が接
続され、さらにそのノードＮ１と入力端子１の間に入力
回路５が接続されると共に、そのノードＮ１に駆動用Ｎ
ＰＮ形トランジスタ６のベースが接続されている。入力
回路５は入力信号ＶＩＮに基づき、ノードＮ１側の電流
の吸込みを制御する回路である。

ノードＮ１及びトランジスタ６のエミッタ側には、カレ
ントミラー回路が接続されている。このカレントミラー
回路は、基準となるＮＰＮ形トシトランジスタフ個のＮ
ＰＮ形出力出力トランジスタ８〜８−Ｎ、及び複数個の
抵抗ＲＯ，Ｒ１〜ＲＮを有している。基準トランジスタ
７はそのコレクタがノードＮ１に、そのエミッタが抵抗
ＲＯを介して大地に、そのベースがノードＮ２を介して
トランジスタ６のエミッタにそれぞれ接続され、さらに
そのノードＮ２に各出力トランジスタ８−１〜８−Ｈの
ベースが共通接続されている。各出力トランジスタ８−
１〜８−Ｎは、それらのコレクタが各出力端子３−１〜
３−Ｈに接続されると共に、それらの各エミッタが各抵
抗Ｒ１〜ＲＮを介して大地に接続されている。各出力端
子３−１〜３−Ｈには、電源電圧ｖＣＣが印加される負
荷ＲＪＩ　１〜Ｒ，ｌｌ　Ｎが接続される。

第３図は第２図の出力電流応答波形図であり、この図を
参照しつつ第２図の動作を説明する。

第２図の定電流スイッチング回路は、入力端子１に印加
される入力信号ＶＩＮの状態に従って定電流源回路４か
らの定電流ＩＯの供給路を入力回路５側か、またはカレ
ントミラー回路側かにスイッチを行うものである。すな
わち、入力信号ＶＩＮが低レベル（以下、“Ｌ”という
）状態のとき、入力回路５の出力インピーダンスが大き
くなるため、定電流ＩＯによりノードＮ１の電位が上昇
してトランジスタ６がオン状態になり、ノードＮ２の電
位が上昇する。すると、基準トランジスタ７及び出力ト
ランジスタ８−１〜８−Ｎがオン状態になり、定電流■
０に比例した出力電流１１〜ＩＮが各出力端子３−１〜
３−Ｈに流れる。この出力電流１１〜ＩＮの値は、各ト
ランジスタ７．８−１〜８−Ｎがエミッタ面積を含めて
全く同一のものであるとすると、次式のように表わされ
る。

ＶＩＮ　＝“Ｌ′″のとき、 ・・・（１） 但し、各符号の添字ｎ＝１．２．・・・、ＮｖＴ；トラ
ンジスタ７、８−１〜８−Ｈの閾値 また、入力信号ＶＴＮが高レベル（以下、“Ｈ”という
）状態のときは、入力回路５が定電流■０を吸込むため
、ノードＮ１の電位が低下してトランジスタ６がオフ状
態となり、それによって基準トランジスタ７及び出力ト
ランジスタ８−１〜８−Ｎがオフ状態となり、出力電流
１１〜ＩＮが零となる。

（発明が解決しようとする問題点） しかしながら、上記構成の回路では、次のような問題点
があった。

出力電流１１〜ＩＮを大きくとるためには、基準トラン
ジスタ７に対して出力トランジスタ８−１〜８−Ｈのエ
ミッタ面積を大きくするか、あるいは多数の出力トラン
ジスタ８−１〜＆−Ｎを第２図のように並列接続する必
要があるが、その結果、トランジスタ８−１〜８−Ｈの
接合容量や浮遊容量等によるノードＮ２に生じる容量Ｃ
８が大きくなり、出力電流Ｉｎ（＝Ｎ１〜ＩＮ）の応答
特性が劣化するという問題があった。すなわち、第３図
に示すように入力端子１にパルス状の入力信号ＶＩＮを
印加した場合の出力電流応答波形は、入力信号ＶＩＮの
立上りに対してトランジスタ６がバッファとして働くた
めに高速となるが、立下りに対してはノードＮ２におけ
る容量Ｃ８が大きいなめ、その蓄積電荷により大きな時
定数で指数関数的に減衰する波形となる。このように出
力電流Ｉｎの立下り時間が長くなると、高速スイッチン
グが不可能となる。

そこで、これを改善するために抵抗Ｒ８をノードＮ２に
接続し、蓄積電荷の放電路を形成する提案もなされてい
るが、回路の消費電流が増大する等、技術的に満足する
ものは得られなかった。

本発明は前記従来技術が持っていた問題点として、出力
電流のパルス応答波形劣化、スイッチング速度の低下、
及び消費電流の増大の点について解決した定電流スイッ
チング回路を提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、コレクタに定電
流が供給される基準トランジスタと、入力信号に基づき
前記定電流を制御して前記基準トランジスタをオン、オ
フ動作させる入力回路と、ベースが前記基準トランジス
タのベースに共通接続されコレクタからオン、オフ制御
された前記定電流に比例する出力電流を出力する出力ト
ランジスタとを備えたカレントミラー形の定電流スイッ
チング回路において、前記入力信号により制御され前記
基準トランジスタのオフ時にそのベースを接地する速度
補償回路を設けたものである。

（作用） 本発明によれば、以上のように定電流スイッチング回路
を構成したので、速度補償回路は基準トランジスタのオ
フ時にそのベースを接地してそのベースに寄生する容量
の蓄積電荷を接地側へ放電するように働く。これにより
出力電流の立下り時間が短くなり、低消費電流で大きな
出力電流の高速スイッチングが行える。従って前記問題
点を除去できるのである。

（実施例） 第１図は本発明の実施例を示すカレントミラー形定電流
スイッチング回路の回路図である。

この定電流スイッチング回路は、従来と同様に入力信号
ＶＩＮを入力する入力端子１１、電源電圧ｖＣＣが印加
される電源端子１２、及び複数の出力電流１１１〜ＩＩ
Ｎを出力する出力端子１３−１〜１３−Ｎを有し、その
電源端子１２には参照用定電流ＩＯを出力する定電流源
回路１４を介してノードＮｉｌが接続され、さらにその
ノードＮｉｌと入力端子１１の間に入力回路１５が接続
されると共に、そのノードＮ１１．に駆動用ＮＰＮ形ト
ランジスタ１６のベースが接続されている。トランジス
タ１６のコレクタは電源端子１２に、そのエミッタはノ
ードＮ１２にそれぞれ接続されている。入力回路１５は
入力信号ＶＩＮに基づき、ノードＮ１１側の電流の吸込
みを制御する回路である。

ノードＮｉｌ　、　Ｎ１２にはカレントミラー回路が接
続されている。このカレントミラー回路は、ＮＰＮ形の
基準トランジスタ１７、Ｎ個のＮＰＮ形出力出力トラン
ジスタ１８〜１８−Ｎ、及び複数個の抵抗ＲＯ，Ｒ１〜
ＲＮを有している。基準トランジスタ１７はそのコレク
タがノードＮｌｌに、そのエミッタが抵抗ＲＯを介して
大地に、そのベースがノードＮ１２にそれぞれ接続され
、さらにそのノードＮ１２に各出力トランジスタ１８−
１〜１８−Ｎのベースが共通接続されている。

各出力トランジスタ１８−１〜１８−Ｎは、それらのコ
レクタが各出力端子１３−１〜１３−Ｎに接続されると
共に、それらの各エミッタが各抵抗Ｒ１〜ＲＮを介して
大地に接続されている。各出力端子１３−１〜１３−Ｎ
には、電源電圧ｖＣＣが印加される負荷ＲＪＩ）１１〜
ＲＪＩ　ＩＮが接続される。

入力端子１１には速度補償回路１９の入力側が接続され
、その回路１９の出力側がノードＮ１２に接続されてい
る。この速度補償回路１９は入力信号ＶＩＮに基づき、
ノードＮ１２上の電流ｉｐの吸込みを制御する回路であ
る。

ノードＮ１２には、接合容量や浮遊容量等の容量Ｃ８が
寄生している。

第４図は第１図の入力回路１５の構成例を示す回路図で
ある。この入力回路１５はトーテムポール形■且ゲート
で構成されており、第１図の入力端子１１に接続される
入力端子２０、ノードＮｌｌに接続される出力端子２１
、及び電源電圧ｖＣＣが印加される電源端子２２を有し
、その入出力端子２０．２１及び電源端子２２間にＮＰ
Ｎ形トランジスタ２３．２４．２５．２６、抵抗２７．
２８．２９．３０、及びダイオード３１．３２が接続さ
れている。すなわち、電源端子２２に抵抗２７゜２８、
３０が並列接続され、その抵抗２７にトランジスタ２３
のベースが接続され、さらにそのトランジスタ２３のエ
ミッタが入力端子２０に、そのコレクタがトランジスタ
２４のベースにそれぞれ接続されている。トランジスタ
２４はそのコレクタが抵抗２８及びトランジスタ２５の
ベースに接続され、そのエミッタがトランジスタ２６の
ベースに接続されると共に抵抗２９を介して大地に接続
されている。出力端子２２と大地の間には、抵抗３０、
トランジスタ２５のコレクタとエミッタ、順方向のダイ
オード３１、及びトランジスタ２６のコレクタとエミッ
タが直列に接続され、そのトランジスタ２６のコレクタ
が逆方向のダイオード３２を介して出力端子２１に接続
されている。

第５図は第１図の速度補償回路１９の構成例を示す回路
図である。この速度補償回路１９はオーブンコレクタ形
■且ゲートで構成されており、その入出力端子３０．３
１及び電源端子３２間にＮＰＮ形トランジスタ３３．３
４．３５及び抵抗３６．３７．３８が接続されている。

すなわち、トランジスタ３３はそのエミッタが入力端子
３０に、そのベースが抵抗３６を介して電源端子３２に
、そのコレクタがトランジスタ３４のベースにそれぞれ
接続されている。トランジスタ３４はそのコレクタが抵
抗３７を介して電源端子３２に接続され、さらにそのエ
ミッタがトランジスタ３５のベースに接続されると共に
抵抗３８を介して大地に接続されている。トランジスタ
３５はそのコレクタが出力端子３１に、そのエミッタが
大地にそれぞれ接続されている。

第６図は第１図の出力電流応答波形図であり、この図を
参照しつつ第１図、第４図及び第５図の動作を説明する
。

“Ｌｌ＋の入力信号ＶＩＮが第１図の入力端子１１を通
して入力回路１５及び速度補償回路１９に供給されると
、第４図の入力回路１５ではトランジスタ２３がオン状
態となってそのトランジスタ２３のコレクタが“Ｌ”と
なり、トランジスタ２４がオフ状態となる。トランジス
タ２４がオフ状態になると、そのコレクタが“Ｈ”、そ
のエミッタが“Ｌ”となってトランジスタ２５がオン状
態になると共にトランジスタ２６がオフ状態となる。す
るとトランジスタ２６のコレクタが“Ｈ”となってダイ
オード３２がオフ状態となる。さらに、入力信号ＶＩＮ
が“Ｌ”のとき、第５図の速度補償回路１９ではトラン
ジスタ３３がオフ状態となってそのコレクタがＩＩＬ”
となり、トランジスタ３４がオフ状態となる。トランジ
スタ３４がオフ状態になると、そのエミッタが“Ｌ”と
なってトランジスタ３５がオフ状態となる。

入力回路１５及び速度補償回路１９の出力側がオフ状態
になると、第１図の定電流源回路１４から出力される定
電流■０によってノードＮ１１の電位が上昇し、トラン
ジスタ１６がオン状態になってノードＮ１２の電位が上
昇する。ノードＮ１２の電位が上昇すると、基準トラン
ジスタ１１及び出力トランジスタ１８−１〜１８−Ｎが
オフ状態となり、定電流ＩＯに比例した各出力電流１１
１〜ＩＩＮが出力端子１３−１〜１３−Ｎにそれぞれ流
れる。この出力電流１１１〜ＩＩＮ（＝１１ｎ　）の値
は、（抵抗比（ＲＯ／Ｒｎ）または基準トランジスタ１
７に対する出力トランジスタ１８−１〜１８−Ｈのエミ
ツタ面積比）×（定電流ＩＯ）、となる。

ここで、１１ｎ　、　Ｒｎの添字ｎは、１，２．　・、
Ｈの数値を表わしている。

この状態から入力信号ＶＩＮが急激に“Ｈ”に立上ると
、第４図の入力回路１５のトランジスタ２３がオフ状態
、トランジスタ２４がオン状態、トランジスタ２５がオ
フ状態、及びトランジスタ２６がオン状態になるため、
ダイオード３２がオン状態になり、このダイオード３２
を通して第１図の定電流ＩＯが大地側へ吸い込まれる。

ここで、ダイオード３２のオン状態時における出力端子
２１の電位トランジスタ１６のベース・エミッタ間電圧
以下になるように設定しておけば、ノードＮ１１の電位
降下によってトランジスタ１Ｇがオフ状態となり、ノー
ドＮ１２の電位が低下して基準トランジスタ１７及び出
力トランジスタ１８−１〜１８−Ｎがオフ状態となり、
各出力電流１１１〜ＩＩＮが零へと減少していく。この
際、第５図の速度補償回路１９では、トランジスタ３３
がオフ状態、及びトランジスタ３４がオン状態となって
トランジスタ３５がオン状態となるため、応答特性劣化
要因である容量Ｃ８の蓄積電荷が電流ｉｐの形でトラン
ジスタ３５を通して大地側へ放電される。そのため、カ
レントミラー回路を構成する基準トランジスタ１７及び
出力トランジスタ１８−１〜１８−Ｎは、オン状態から
オフ状態へと瞬間的に変化し、第６図の破線で示す従来
の回路に比べて実線で示す本実施例の出力電流波形の立
下り時間が短くなり、それによって大きな出力電流１１
１〜ＩＩＮ　　（＝１１ｎ　）の高速スイッチングが可
能となる。

また本実施例では、入力信号ＶＩＮが“Ｈ”のとき、入
力回路１５が定電流■０を吸い込んでトランジスタ１６
をオフ状態にするため、速度補償回路１９には容ｔｃｓ
の蓄積電荷が電流ｉｐの形で吸い込まれるだけである。

この電流ｉｐは入力信号ＶＩＮが“Ｌｌｌのときには流
れない。さらに入力回路１５及び速度補償回路１９は数
個のトランジスタ及び抵抗等で構成されている。従って
低消費電流の効果も期待できる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ｉ）　第７図は第１図の入力回路１５及び速度補償回
路１９を一体化した回路図である。この回路では、第４
図の入力回路１５を用い、そのトランジスタ３５のベー
スに、第５図の速度補償回路１９におけるトランジスタ
３５のベースを共通接続し、そのトランジスタ３５のコ
レクタに出力端子３１を接続することにより、第４図及
び第５図と同一の機能を持たせている。このような第７
図の回路構成にすれば、回路構成の簡略化と、それに供
なう低消費電流化の向上が図れる。

（ｉｉ）　　出力トランジスタ１８−１〜１８−Ｎを１
個だけにする等のように第１図の定電流回路を他の構成
に変形したり、あるいは入力回路１５及び速度補償回路
１９を図示以外の回路構成にすることも可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、定電流の
供給路を切換えてその定電流値に比例した出力電離流の
オン、オフを行う従来のカレントミラー形定電流スイッ
チング回路に、速度補償回路を設けたので、大きな出力
電流を得るなめに出力トランジスタのエミッタ面積を大
きくする場合や、複数個の出力トランジスタを並列接続
する場合においても、消費電流を増すことなく、高速な
電流スイッチング動作が可能となる。従って集積回路等
の種々の回路に適用できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す定電流スイッチング回路
の回路図、第２図は従来の定電流スイッチング回路の回
路図、第３図は第２図の出力電流応答波形図、第４図は
第１図の入力回路の回路図、第５図は第１図の速度補償
回路の回路図、第６図は第１図の出力電流応答波形図、
第７図は第１図の他の入力回路及び速度補償回路の回路
図である。 １４・・・・・・定電流源回路、１５・・・・・・入力
回路、１６・・・・・・トランジスタ、１７・・・・・
・基準トランジスタ、１８−１〜１８−Ｎ・・・・・・
出力トランジスタ、１９・・・・・・速度補償回路、Ｉ
Ｏ・・・・・・定電流、■１１〜ＩＩＮ　　（＝１１ｎ
　’）・・・・・・出力電流、ＶＩＮ・・・・・・入力
信号。 出願人代理人　　柿　　本　　恭　　成第１図の入力口
路 第４図 第１図の違度桶イ賞回路 第５図 第１図の出力雷；ｔに・答ｊ皮形 第６図 第１図の池の入力回路及Ｕ遠蔑補償回路第７図

Claims (1)

1. 【特許請求の範囲】 コレクタに定電流が供給される基準トランジスタと、 入力信号に基づき前記定電流を制御して前記基準トラン
   ジスタをオン、オフ動作させる入力回路と、 ベースが前記基準トランジスタのベースに共通接続され
   コレクタからオン、オフ制御された出力電流を出力する
   出力トランジスタとを備えた定電流スイッチング回路に
   おいて、 前記入力信号により制御され前記基準トランジスタのオ
   フ時にそのベースを接地する速度補償回路を設けたこと
   を特徴とする定電流スイッチング回路。