JPS63310161A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63310161A JPS63310161A JP62145353A JP14535387A JPS63310161A JP S63310161 A JPS63310161 A JP S63310161A JP 62145353 A JP62145353 A JP 62145353A JP 14535387 A JP14535387 A JP 14535387A JP S63310161 A JPS63310161 A JP S63310161A
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- Japan
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- conductivity type
- base
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- buried layer
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目、的コ
（産業上の利用分野）
本発明は複合素子からなる半導体装置に関する。
（従来の技術）
この種の複合素子を用いた一応用回路例を第２図に示す
。この回路は、定電流源Ｉ、によりトランジスタＱＣｓ
・・・Ｑ８．・・・にベース電流を供給するが、この場
合ベース電流”１２１１１１３ ｔ・・・に工りトラン
ジスタＱ、のコレクタ電流ＩＣＱ１が小となって、出力
電流”ｌ ＊ ｘｓｓ・・・も小となり（ミラー特性）
誤差が生じるので、これを防ぐためトランジスタＱ０を
設け、このＱｏの発振防止のために容量Ｃと抵抗Ｒ０を
設けたものである。第２図の例で上記複合素子は点線の
部分１つまりトランジスタＱ０及び容量Ｃである。
。この回路は、定電流源Ｉ、によりトランジスタＱＣｓ
・・・Ｑ８．・・・にベース電流を供給するが、この場
合ベース電流”１２１１１１３ ｔ・・・に工りトラン
ジスタＱ、のコレクタ電流ＩＣＱ１が小となって、出力
電流”ｌ ＊ ｘｓｓ・・・も小となり（ミラー特性）
誤差が生じるので、これを防ぐためトランジスタＱ０を
設け、このＱｏの発振防止のために容量Ｃと抵抗Ｒ０を
設けたものである。第２図の例で上記複合素子は点線の
部分１つまりトランジスタＱ０及び容量Ｃである。
第３図（ａ）は上記複合素子部のパターン平面図、同図
（日は同断面図、同図（Ｃ）は同等価回路図であり、１
１はＰ型基板、１２はＮ型エピタヤシャル層、１３はＰ
型素子分離用拡散層、１４はＮ型埋め込み層、１５はＰ
型拡散層、１６はＮ型拡散層、１７は電極取り出し部で
ある。ここで容量「ｃ ＝ ｃ、１＋ＣＣＢ」である。
（日は同断面図、同図（Ｃ）は同等価回路図であり、１
１はＰ型基板、１２はＮ型エピタヤシャル層、１３はＰ
型素子分離用拡散層、１４はＮ型埋め込み層、１５はＰ
型拡散層、１６はＮ型拡散層、１７は電極取り出し部で
ある。ここで容量「ｃ ＝ ｃ、１＋ＣＣＢ」である。
（発明が解決しようとする問題点）
上記従来の複合素子の欠点は、
（イ） ２素子（ＱＯとＣ）が別々に構成されるため、
素子に占める面積が広くなってチップサイズが大となり
、コストアップにつながる。
素子に占める面積が広くなってチップサイズが大となり
、コストアップにつながる。
（ロ） トランジスタＱｏのコレクタ・ペース間寄生容
量でＣを得る場合は、単位面積当りの容量が比較的小さ
いので、容量を増大させる場合には、Ｃを別構成とせず
に１素子構成とすると、ベースＰ＋領域１５を広くとる
必要があり、素子の面積が広くなってしまう。
量でＣを得る場合は、単位面積当りの容量が比較的小さ
いので、容量を増大させる場合には、Ｃを別構成とせず
に１素子構成とすると、ベースＰ＋領域１５を広くとる
必要があり、素子の面積が広くなってしまう。
そこで本発明の目的とするところは、モノリシック集積
回路において、所望の特性を小さい面積で実現し、チッ
プサイズの増大？抑える半導体装［（複合素子）を提供
することにある。
回路において、所望の特性を小さい面積で実現し、チッ
プサイズの増大？抑える半導体装［（複合素子）を提供
することにある。
［発明の構成］
（問題点を解決するための手段と作用）本発明は、第１
導電型基体と、この基体の上に形成された第２導電型の
第１の層と、前記基体と第１の１との間に形成された第
２導電型埋め込み層と、前記第１の層に形成された第１
導電型の第２の層と、この層を貫通して前記埋め込み層
に達する高α度の第１導電型の第３の層と、前記第２の
層内にあって前記第３の層以外の部分に形成された第２
導電型の第４の層と、前記第１の層内にあって前記第２
の層以外の部分に形成された第２導電塑の第５の層とを
具備し、前記埋め込み層と第３の層との間に容量を形成
したことを特徴とする。即ち本発明はトランジスタのベ
ース領域全貫通して埋め込み層に達する８ｇ３の層と埋
め込み層とで容ｉｔ（容量大）を構成することにエリ、
従来技術の寄生容ｔ（容量小）によらず、２素子別別構
成とする必要がなく、所望の特性を小さな面積で実現で
きるようにしたものである。
導電型基体と、この基体の上に形成された第２導電型の
第１の層と、前記基体と第１の１との間に形成された第
２導電型埋め込み層と、前記第１の層に形成された第１
導電型の第２の層と、この層を貫通して前記埋め込み層
に達する高α度の第１導電型の第３の層と、前記第２の
層内にあって前記第３の層以外の部分に形成された第２
導電型の第４の層と、前記第１の層内にあって前記第２
の層以外の部分に形成された第２導電塑の第５の層とを
具備し、前記埋め込み層と第３の層との間に容量を形成
したことを特徴とする。即ち本発明はトランジスタのベ
ース領域全貫通して埋め込み層に達する８ｇ３の層と埋
め込み層とで容ｉｔ（容量大）を構成することにエリ、
従来技術の寄生容ｔ（容量小）によらず、２素子別別構
成とする必要がなく、所望の特性を小さな面積で実現で
きるようにしたものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図（−は同実施例の）々ターン平面図、同図（ｂ）は同
断面図、同図（ｄは同等価回路図であるが、これらは第
３図のものと対応するので、対応個所には同一符号を付
して説明を省略し、特徴とする点の説明を行なう。本実
施例の特徴は、従来（第３図（ｂ） ） ＮＰＮ ）ラ
ンジスタＱ０のベースＰ”（濃度小で例えばρ８幸２０
０Ω／口）を拡散形成していた領域１５に、第１図にノ
・ツチングで示す如くＰ＋層（濃度大で例えばρ８中１
０Ω／口）２ｚ１ｋｓ先に埋め込み層１４に達するまで
拡散形成する。このＰ＋層２１は素子分離用Ｐ＋層１３
といっしょに形成すればよい。これでＰ＋層２１とＮ＋
埋め込み層１４による容ｆ（接合容ｆ）Ｃ＝Ｃｃｌｌが
形成できた。その後ベースＰ＋層１５等を形成すればよ
い。
図（−は同実施例の）々ターン平面図、同図（ｂ）は同
断面図、同図（ｄは同等価回路図であるが、これらは第
３図のものと対応するので、対応個所には同一符号を付
して説明を省略し、特徴とする点の説明を行なう。本実
施例の特徴は、従来（第３図（ｂ） ） ＮＰＮ ）ラ
ンジスタＱ０のベースＰ”（濃度小で例えばρ８幸２０
０Ω／口）を拡散形成していた領域１５に、第１図にノ
・ツチングで示す如くＰ＋層（濃度大で例えばρ８中１
０Ω／口）２ｚ１ｋｓ先に埋め込み層１４に達するまで
拡散形成する。このＰ＋層２１は素子分離用Ｐ＋層１３
といっしょに形成すればよい。これでＰ＋層２１とＮ＋
埋め込み層１４による容ｆ（接合容ｆ）Ｃ＝Ｃｃｌｌが
形成できた。その後ベースＰ＋層１５等を形成すればよ
い。
また第１図（ｂ）の点線で囲まれた領域にディープ（Ｄ
ｅｅｐ） Ｎ＋を打ち込むことで、コレクタを極取り出
し用Ｎ＋層と埋め込み層１４間の抵抗ｒ。を小さくする
ことができる。このディージＮ十層２２は、使用目的に
よっては不要であるが、抵抗ｒ（は高周波特性に悪影替
を与えるものである。
ｅｅｐ） Ｎ＋を打ち込むことで、コレクタを極取り出
し用Ｎ＋層と埋め込み層１４間の抵抗ｒ。を小さくする
ことができる。このディージＮ十層２２は、使用目的に
よっては不要であるが、抵抗ｒ（は高周波特性に悪影替
を与えるものである。
第１図のようにＮＰＮ ）ランゾスタＱ０のベース領域
１５に、Ｐ＋層２１を埋め込み層１４に達するまで拡散
形成することにエリ、従来技術（第３図）のトランジス
タＱ０のベース・コレクタ間寄生容量（容量小）が、第
１図ではＣ＝＝Ｃ，′ｃ（容量大）となって、第３図の
如き２累子構成をする必要がなくなり、所望の特性を小
さな面積で実現できた。
１５に、Ｐ＋層２１を埋め込み層１４に達するまで拡散
形成することにエリ、従来技術（第３図）のトランジス
タＱ０のベース・コレクタ間寄生容量（容量小）が、第
１図ではＣ＝＝Ｃ，′ｃ（容量大）となって、第３図の
如き２累子構成をする必要がなくなり、所望の特性を小
さな面積で実現できた。
［発明の効果］
以上説明した如く本発明によれば、モノリシック集積回
路において、所望の特性を小さい面積で実現し、チップ
サイズの増大を抑える半導体装！（複合素子）を提供す
ることができる。
路において、所望の特性を小さい面積で実現し、チップ
サイズの増大を抑える半導体装！（複合素子）を提供す
ることができる。
第１図（ａ） 、 （ｂ） 、 （ｃｌはそれぞれ本発
明の一実施例の）Ｊ？ターン平面図、断面図、等価回路
図、第２図は複合素子を使用した一応用回路図、第３図
（ｍｌ。 （ｂ）、（ｃ）はそれぞれ従来装置の・母ターン平面図
、断面図、等価回路図である。 １・・・複合素子、１１・・・Ｐ型基板、１２・・・Ｎ
型工ｅタキシャル層、１３・・・Ｐ型素子分離用拡牧層
、１４・・・Ｎ型埋め込み層、１５・・・Ｐ型拡散層、
１６・・・Ｎ型拡欣層（エミッタ）、１７・・・電極取
り出し部、２１・・・Ｐ堰高濃度拡散層、２２・・・デ
ィーグＮ型層、Ｑｏ・・・ＮＰＮ トランジスタ、Ｃ・
・・容量、ｒｃ・・・寄生抵抗。 出願人代理人 片理士 鈴 江 武 彦（ａ） （ｂ） 第１図 第２図 （ａ） （ｂ） 第３図
明の一実施例の）Ｊ？ターン平面図、断面図、等価回路
図、第２図は複合素子を使用した一応用回路図、第３図
（ｍｌ。 （ｂ）、（ｃ）はそれぞれ従来装置の・母ターン平面図
、断面図、等価回路図である。 １・・・複合素子、１１・・・Ｐ型基板、１２・・・Ｎ
型工ｅタキシャル層、１３・・・Ｐ型素子分離用拡牧層
、１４・・・Ｎ型埋め込み層、１５・・・Ｐ型拡散層、
１６・・・Ｎ型拡欣層（エミッタ）、１７・・・電極取
り出し部、２１・・・Ｐ堰高濃度拡散層、２２・・・デ
ィーグＮ型層、Ｑｏ・・・ＮＰＮ トランジスタ、Ｃ・
・・容量、ｒｃ・・・寄生抵抗。 出願人代理人 片理士 鈴 江 武 彦（ａ） （ｂ） 第１図 第２図 （ａ） （ｂ） 第３図
Claims (3)
- （１）第１導電型基体と、この基体の上に形成された第
２導電型の第１の層と、前記基体と第１の層との間に形
成された第２導電型埋め込み層と、前記第１の層に形成
された第１導電型の第２の層と、この層を貫通して前記
埋め込み層に達する高濃度の第１導電型の第３の層と、
前記第２の層内にあって前記第３の層以外の部分に形成
された第２導電型の第４の層と、前記第１の層内にあっ
て前記第２の層以外の部分に形成された第２導電型の第
５の層とを具備し、前記埋め込み層と第３の層との間に
容量を形成したことを特徴とする半導体装置。 - （２）前記第５の層と埋め込み層とをつなぐ第２導電型
のディープ層を形成したことを特徴とする特許請求の範
囲第１項に記載の半導体装置。 - （３）前記第３の層は素子分離用の第１導電型の高濃度
層といっしょに形成したものであることを特徴とする特
許請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145353A JPS63310161A (ja) | 1987-06-12 | 1987-06-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145353A JPS63310161A (ja) | 1987-06-12 | 1987-06-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63310161A true JPS63310161A (ja) | 1988-12-19 |
Family
ID=15383231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145353A Pending JPS63310161A (ja) | 1987-06-12 | 1987-06-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63310161A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975281A (ja) * | 1972-11-24 | 1974-07-19 | ||
| JPS55143064A (en) * | 1979-04-24 | 1980-11-08 | Nec Corp | Semiconductor device |
| JPS5771161A (en) * | 1980-10-22 | 1982-05-01 | Hitachi Ltd | Semiconductor junction capacity device |
-
1987
- 1987-06-12 JP JP62145353A patent/JPS63310161A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975281A (ja) * | 1972-11-24 | 1974-07-19 | ||
| JPS55143064A (en) * | 1979-04-24 | 1980-11-08 | Nec Corp | Semiconductor device |
| JPS5771161A (en) * | 1980-10-22 | 1982-05-01 | Hitachi Ltd | Semiconductor junction capacity device |
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