JPS6431599U - - Google Patents
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- Publication number
- JPS6431599U JPS6431599U JP12493087U JP12493087U JPS6431599U JP S6431599 U JPS6431599 U JP S6431599U JP 12493087 U JP12493087 U JP 12493087U JP 12493087 U JP12493087 U JP 12493087U JP S6431599 U JPS6431599 U JP S6431599U
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- potential
- memory
- read
- node
- Prior art date
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- Pending
Links
- 238000013500 data storage Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
Description
第１図は本考案の実施例を示す回路図、第２図
は従来例を示す回路図である。 ６…データ記憶回路、９…第２のＭＯＳトラン
ジスタ、１０…第３のＭＯＳトランジスタ、１１
…第４のＭＯＳトランジスタ、１３…遅延回路。
は従来例を示す回路図である。 ６…データ記憶回路、９…第２のＭＯＳトラン
ジスタ、１０…第３のＭＯＳトランジスタ、１１
…第４のＭＯＳトランジスタ、１３…遅延回路。
Claims (1)
- アドレス信号がゲートに印加された複数の第１
ＭＯＳトランジスタがデータ読み出しノードと第
１電位間に並列あるいは直列接続されて成るデー
タ記憶回路と、前記データ読み出しノードを第２
の電位にプリチヤージするためにプリチヤージ信
号で制御される第２ＭＯＳトランジスタと、前記
データ読み出しノードが入力に接続された読み出
し回路とを備えたリードオンリメモリに於いて、
前記プリチヤージ信号を入力し、そのプリチヤー
ジ期間の終端を遅延する遅延回路と、前記データ
読み出しノードと第２の電位間に直列接続され、
前記読み出し回路の出力がゲートに印加された第
３ＭＯＳトランジスタ、及び、前記遅延回路の出
力がゲートに印加された第４ＭＯＳトランジスタ
を備え、前記データ読み出しノードの電圧低下を
防止したことを特徴とするリードオンリメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12493087U JPS6431599U (ja) | 1987-08-17 | 1987-08-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12493087U JPS6431599U (ja) | 1987-08-17 | 1987-08-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6431599U true JPS6431599U (ja) | 1989-02-27 |
Family
ID=31375085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12493087U Pending JPS6431599U (ja) | 1987-08-17 | 1987-08-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6431599U (ja) |
-
1987
- 1987-08-17 JP JP12493087U patent/JPS6431599U/ja active Pending
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