JPS643364B2 - - Google Patents

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Publication number
JPS643364B2
JPS643364B2 JP56053412A JP5341281A JPS643364B2 JP S643364 B2 JPS643364 B2 JP S643364B2 JP 56053412 A JP56053412 A JP 56053412A JP 5341281 A JP5341281 A JP 5341281A JP S643364 B2 JPS643364 B2 JP S643364B2
Authority
JP
Japan
Prior art keywords
input terminal
voltage
operational amplifier
circuit
amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56053412A
Other languages
English (en)
Other versions
JPS57168508A (en
Inventor
Masayuki Yaguchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
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Publication of JPS57168508A publication Critical patent/JPS57168508A/ja
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Description

【発明の詳細な説明】 本発明はバイアス回路に関し、その目的とする
ところはたとえば増幅器の安定な動作状態への立
上り時間を短縮できるようなバイアス回路を提供
することにある。
従来のバイアス回路について第１図を例に採つ
て説明すると、R1，R2は電源端子Ｔとアース間
に直列接続されて介在されたバイアス設定用抵抗
であり、その接続点の電位V1は電源電圧VCCの1/
２となるように設定されている。R3は上記抵抗
R1，R2相互の接続点と演算増幅器OAの正側入力
端との間に接続された電流オフセツトのキヤンセ
ル用抵抗、RS，Rf，CSは上記演算増幅器OAの出
力端子TOUTとアース間に直列に接続されて介在
された抵抗とコンデンサで、抵抗RS，Rfはその
相互接続点が演算増幅器OAの負側入力端に接続
されてゲイン設定用として機能し、コンデンサCS
はバイアス用コンデンサである。Ｓは入力信号
源、Ci，CBはカツプリング，デカツプリングコン
デンサである。そこで上記回路に電源電圧VCCが
印加された場合、電位V1は直ちに上記VCCの1/2
に立上がる。しかしながら、演算増幅器OAの負
側入力端とアース間の電位V2は、コンデンサCS
に電流IOが流れその充電が完了するまでは安定し
た値にならない。この場合、上記充電回路の充電
時定数はRf，CSで与えられ、Rfが大きくなつた
り、CSが大きくなつたりすると増幅器が安定な動
作状態に至るまでの時間がさらに長くなる。
そこで本発明はこのような従来の欠点を解消す
るものであり、以下にその一実施例について第２
図とともに説明する。第２図の回路は第１図の回
路とほぼ同じであるので、同一構成部分について
は同一番号を付して説明を省略する。
第２図の回路で第１図の回路と異なる点は、演
算増幅器OAの出力端と負入力端との間に抵抗Rf
を接続し、上記負入力端とアース間に抵抗RSと
コンデンサC2を直列接続し、この抵抗RSとコン
デンサC2相互の接続点と電源端子との間にコン
デンサC1を接続し、コンデンサC1，C2のみで電
源電圧を分割した電圧V2でもつてバイアス設定
をし、この電圧V2を先の電圧V1と同じになるよ
うにした点にある。
このような構成では、電源を投入した時、電圧
V1，V2がほとんど同時に立上り、抵抗及びコン
デンサの定数誤差によつて生じたV1とV2の電位
差が、抵抗Rfを通した充電電流で０になるよう
に補正されるので、電源を投入してから増幅器
OAが安定な動作状態に至るまでの時間が大幅に
短縮される。
なお上記実施例のバイアス回路は増幅器の一部
として適用したものであるが、これに限らず種々
の回路のバイアス設定に利用することができる。
以上説明したように本発明のバイアス回路は電
源電圧をコンデンサのみで分割した電圧でもつて
バイアス設定を行なうように構成したものであ
り、電源を投入してから所定のバイアス電圧が得
られるまでの時間が非常に短かくできるので、た
とえば増幅器のバイアス回路として用いれば、増
幅器が安定動作状態になるまでの時間を大幅に短
縮することができる。
【図面の簡単な説明】
第１図は従来のバイアス回路を示す増幅器の回
路図、第２図は本発明の一実施例におけるバイア
ス回路を示す増幅器の回路図である。 OA……演算増幅器、C1，C2……バイアス設定
用コンデンサ。

Claims (1)

    【特許請求の範囲】
  1. １ 正入力端と負入力端とを有し、負入力端と出
    力端の間に負帰還抵抗を設けた演算増幅器と、電
    源端子とアース間に直列に接続され、分割電圧で
    上記演算増幅器の正入力端をバイアスするための
    ２本の抵抗と、上記電源端子とアース間に直列に
    接続され、分割電圧で上記演算増幅器の負入力端
    をバイアスするための２ケのコンデンサとを備
    え、前記抵抗の分割電圧に等しくなるように前記
    コンデンサの分割電圧を設定したことを特徴とす
    るバイアス回路。
JP56053412A 1981-04-08 1981-04-08 Bias circuit Granted JPS57168508A (en)

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JPS57168508A JPS57168508A (en) 1982-10-16
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* Cited by examiner, † Cited by third party
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JPS61161010A (ja) * 1985-01-09 1986-07-21 Nec Corp 帰還型増幅器

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS494606U (ja) * 1972-04-13 1974-01-16
JPS5325337A (en) * 1976-08-23 1978-03-09 Hitachi Ltd Amplifier circuit

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JPS57168508A (en) 1982-10-16

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