JP5118812B2 - 電界効果型トランジスタ - Google Patents
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Description
本発明は、非晶質酸化物を利用した電界効果型トランジスタに関する。
近年、液晶やエレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）技術等の進歩により、平面薄型画像表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）が実用化されている。
これらＦＰＤは、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層に用いる電界効果型薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）のアクティブマトリクス回路により駆動されている。
一方、これらＦＰＤのより一層の薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の替わりに軽量で可撓性のある樹脂基板を用いる試みも行われている。
しかし、上述のシリコン薄膜を用いるトランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。
そこで、低温での成膜が可能な、たとえばＺｎＯを材料とした酸化物半導体薄膜を用いるＴＦＴの開発が活発に行われている（特許文献１）。
しかしながら、TFTの透明性や電気的特性、ゲート絶縁膜の特性、リーク電流、活性層と基板との密着性の少なくともいずれか一点で、充分な特性のトランジスタを得ることができなかった。
特開2003-298062号公報
本発明は、非晶質酸化物を用いた新規な電界効果型トランジスタを提供することを目的とする。
また、本発明は、TFTの透明性や電気的特性、ゲート絶縁膜の特性、リーク電流、活性層と基板との密着性の少なくともいずれか一点で、充分な特性のトランジスタを得ることを別の目的とする。
また、本発明は、TFTの透明性や電気的特性、ゲート絶縁膜の特性、リーク電流、活性層と基板との密着性の少なくともいずれか一点で、充分な特性のトランジスタを得ることを別の目的とする。
本発明の第１の骨子は、電界効果型トランジスタであって、
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物を含み、前記非晶質酸化物はＩｎ―Ｚｎ―Ｇａ―Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ−Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｏ系酸化物、Ｉｎ―Ｓｎ―Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｉｎ―Ｇａ―Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ―Ｏ系酸化物のうちのいずれかであり、
該ソース電極、該ドレイン電極、該ゲート電極のうち少なくとも１つが、可視域の光に対して透過性を有し、
ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ ２ ／（Ｖ・秒）超であることを特徴とする。
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物を含み、前記非晶質酸化物はＩｎ―Ｚｎ―Ｇａ―Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ−Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｏ系酸化物、Ｉｎ―Ｓｎ―Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｉｎ―Ｇａ―Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ―Ｏ系酸化物のうちのいずれかであり、
該ソース電極、該ドレイン電極、該ゲート電極のうち少なくとも１つが、可視域の光に対して透過性を有し、
ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ ２ ／（Ｖ・秒）超であることを特徴とする。
ここで、前記ソース電極、前記ドレイン電極、及び前記ゲート電極のうち少なくとも１つに接続される金属配線を更に有するとよい。
本発明の第２の骨子は、電界効果型トランジスタであって、
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物を含み、前記非晶質酸化物はＩｎ―Ｚｎ―Ｇａ―Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ−Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｏ系酸化物、Ｉｎ―Ｓｎ―Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｉｎ―Ｇａ―Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ―Ｏ系酸化物のうちのいずれかであり、
前記ソース電極、前記ドレイン電極、前記ゲート電極のうち少なくとも１つの電極が、あるいは前記少なくとも１つの電極に電気的に接続されている配線が、可視域の光に対して透過性を有する第１の層と、金属である第２の層との積層構造を有し、
ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ ２ ／（Ｖ・秒）超であることを特徴とする。
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物を含み、前記非晶質酸化物はＩｎ―Ｚｎ―Ｇａ―Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ−Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｏ系酸化物、Ｉｎ―Ｓｎ―Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｉｎ―Ｇａ―Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ―Ｏ系酸化物のうちのいずれかであり、
前記ソース電極、前記ドレイン電極、前記ゲート電極のうち少なくとも１つの電極が、あるいは前記少なくとも１つの電極に電気的に接続されている配線が、可視域の光に対して透過性を有する第１の層と、金属である第２の層との積層構造を有し、
ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ ２ ／（Ｖ・秒）超であることを特徴とする。
本発明の第３の骨子は、電界効果型トランジスタであって、
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物を含み、前記非晶質酸化物はＩｎ―Ｚｎ―Ｇａ―Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ−Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｏ系酸化物、Ｉｎ―Ｓｎ―Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｉｎ―Ｇａ―Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ―Ｏ系酸化物のうちのいずれかであり、
該ゲート絶縁膜が、該非晶質酸化物に接する第１層と、該第１層に積層されている、該第１層とは異なる材料からなる第２層とを含み構成され、
ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ ２ ／（Ｖ・秒）超であることを特徴とする。
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物を含み、前記非晶質酸化物はＩｎ―Ｚｎ―Ｇａ―Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ−Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｏ系酸化物、Ｉｎ―Ｓｎ―Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｉｎ―Ｇａ―Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ―Ｏ系酸化物のうちのいずれかであり、
該ゲート絶縁膜が、該非晶質酸化物に接する第１層と、該第１層に積層されている、該第１層とは異なる材料からなる第２層とを含み構成され、
ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ ２ ／（Ｖ・秒）超であることを特徴とする。
ここで、前記第１の層が、ＨｆＯ２、Ｙ２Ｏ３、またはこれらを含む混晶化合物からなる絶縁層であるとよい。
ここで、前記第１層は、前記活性層との界面特性を向上させるための界面特性向上層であり、前記第２層はリーク電流を抑制するためのリーク電流抑制層であるとより良い。
本発明の第４の骨子は、電界効果型トランジスタであって、
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物を含み、前記非晶質酸化物はＩｎ―Ｚｎ―Ｇａ―Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ−Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｏ系酸化物、Ｉｎ―Ｓｎ―Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｉｎ―Ｇａ―Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ―Ｏ系酸化物のうちのいずれかであり、
該活性層と該ゲート絶縁膜との間にパッシベーション層を有し、
ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ ２ ／（Ｖ・秒）超であることを特徴とする。
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物を含み、前記非晶質酸化物はＩｎ―Ｚｎ―Ｇａ―Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ−Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｏ系酸化物、Ｉｎ―Ｓｎ―Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｉｎ―Ｇａ―Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ―Ｏ系酸化物のうちのいずれかであり、
該活性層と該ゲート絶縁膜との間にパッシベーション層を有し、
ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ ２ ／（Ｖ・秒）超であることを特徴とする。
前記パッシベーション層は、リーク電流を抑制するためのリーク電流抑制層であるとより良い。
本発明の第５の骨子は、電界効果型トランジスタであって、
基板上に、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物を含み、前記非晶質酸化物はＩｎ―Ｚｎ―Ｇａ―Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ−Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｏ系酸化物、Ｉｎ―Ｓｎ―Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｉｎ―Ｇａ―Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ―Ｏ系酸化物のうちのいずれかであり、
該活性層と該基板との間に表面コート層を有し、
ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ ２ ／（Ｖ・秒）超であることを特徴とする。
基板上に、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物を含み、前記非晶質酸化物はＩｎ―Ｚｎ―Ｇａ―Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ−Ｏ系酸化物、Ｉｎ―Ｚｎ―Ｏ系酸化物、Ｉｎ―Ｓｎ―Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｉｎ―Ｇａ―Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ―Ｏ系酸化物のうちのいずれかであり、
該活性層と該基板との間に表面コート層を有し、
ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ ２ ／（Ｖ・秒）超であることを特徴とする。
ここで、前記表面コート層は、前記基板と前記活性層との密着性を向上させる密着性向上層であると良い。
ところで、本発明者が酸化物半導体を検討したところ、ZｎOは、一般に安定なアモルファス相を形成することができないことが判った。そして、殆どのZnOは多結晶相を呈するために、多結晶粒子間の界面でキャリアは散乱され、結果として電子移動度を大きくすることができないようである。
また、ＺｎＯには、酸素欠陥が入りやすく、キャリア電子が多数発生してしまうため、電気伝導度を小さくすることが難しい。このために、トランジスタのゲート電圧が無印加時でも、ソース端子とドレイン端子間に大きな電流が流れてしまい、ＴＦＴのノーマリーオフ動作を実現できないことが判った。また、トランジスタのオン・オフ比を大きくすることも難しいようである。
また、本発明者は、特開２０００−０４４２３６号公報に記載されている非晶質酸化物膜ZnxMyInzO(x+3y/2+3z/2)（式中、MはＡｌ及びＧａのうち少なくとも一つの元素である。）について検討した。この材料は、電子キャリア濃度が、１０１８／ｃｍ３以上であり、単なる透明電極としては好適な材料である。
しかし、電子キャリア濃度が１０１８／ｃｍ３以上の酸化物をTFTのチャネル層に用いた場合、オン・オフ比が十分にとれず、ノーマリーオフ型のＴＦＴにはふさわしくないことが分かった。
つまり、従来の非晶質酸化物膜では、電子キャリア濃度が１０１８／ｃｍ３未満の膜を得ることはできていなかった。
そこで、本発明者は、電界効果型トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満の非晶質酸化物を用いているTFTを作製したところ、所望の特性のTFTが得られ、発光装置などの画像表示装置に適用できることを発見したのである。
本発明者らは、ＩｎＧａＯ３（ＺｎＯ）ｍ、及びこの材料の成膜条件に関する研究開発を精力的に進めた結果、成膜時の酸素雰囲気の条件を制御することで、電子キャリア濃度を１０１８／ｃｍ３未満にできることを見出した。
本発明によれば、非晶質酸化物を活性層に用いた、新規な電界効果型トランジスタが提供される。
以下、本発明の実施の形態について図面を用いて詳細に説明する。
まず、第１から第３の実施形態において、上記第１から第３の本発明を説明する。その後、これらの実施形態に適用できる非晶質酸化物について、説明する。
（第１の実施形態：透明なＳ，Ｄ，Ｇ電極、あるいは積層電極）
本実施形態に係る電界効果型トランジスタは、
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は、非晶質酸化物であり、且つ
該ソース電極、該ドレイン電極、該ゲート電極、該ゲート絶縁膜のうち少なくとも１つが、可視域の光に対して透過性を有することを特徴とする。
（第１の実施形態：透明なＳ，Ｄ，Ｇ電極、あるいは積層電極）
本実施形態に係る電界効果型トランジスタは、
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は、非晶質酸化物であり、且つ
該ソース電極、該ドレイン電極、該ゲート電極、該ゲート絶縁膜のうち少なくとも１つが、可視域の光に対して透過性を有することを特徴とする。
このような構成により、透明性の高いデバイスが現実のものとなる。
ここで、可視光の光に対して透過性を有するとは、可視域の波長の少なくとも一部の光に対して透明であることを意味する。透明とは、光吸収が無い場合は勿論、透過率１００％ではなくても、入射光の一部が透過するのであれば透明である。本発明においては、可視域のある波長に対して、透過率４０％以上、好ましくは６０％以上、更に好ましくは８０％以上であるのがよい。
勿論、該ソース電極、該ドレイン電極、該ゲート電極、該ゲート絶縁膜のすべてが、可視域の光に対して透過性を有するように構成することも好ましい形態である。
可視光の光に対して透過性を有する電極の例としては、SnO2,In2O3,ITO,Tl2O3,TlOF,SrTiO3,EuO,TiO,VOなどが挙げられる。
なお、前記非晶質酸化物は、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物か、あるいは電子キャリア濃度が増加すると共に、電子移動度が増加する傾向を示すものであるのがよい。
ここで、前記ソース電極、前記ドレイン電極、及び前記ゲート電極のうち少なくとも１つに接続される金属配線を更に有することも好ましい形態である。
また、本実施形態に係る電界効果型トランジスタは、
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は非晶質酸化物であり、且つ
前記ソース電極、前記ドレイン電極、前記ゲート電極のうち少なくとも１つの電極が、あるいは
前記ソース電極、前記ドレイン電極、前記ゲート電極のうち少なくとも１つの電極に電気的に接続されている配線が、
可視域の光に対して透過性を有する第１の層と、金属である第２の層との積層構造を有することを特徴とする。
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は非晶質酸化物であり、且つ
前記ソース電極、前記ドレイン電極、前記ゲート電極のうち少なくとも１つの電極が、あるいは
前記ソース電極、前記ドレイン電極、前記ゲート電極のうち少なくとも１つの電極に電気的に接続されている配線が、
可視域の光に対して透過性を有する第１の層と、金属である第２の層との積層構造を有することを特徴とする。
一般に可視域の光に対して透過性を有する電極層は、電気伝導性、即ち抵抗率が高い場合が多い。従って、例えば表示装置に用いられる配線すべてをこのような電極層で形成すると寄生抵抗が大きくなってしまう場合がある。
このような場合に、前記第１層と、金や銅やアルミニウムなどの金属や、これらの材料を含む合金である第２層とを積層することで、トランジスタの近傍は透明な第１の層を用い、途中で該第１の層と第２の層を積層する。そして、例えば引き回し配線用には、主として電気伝導性の高い第２の層を用いることで、前記寄生抵抗の低減が可能となる。
勿論、前記ソース電極、前記ドレイン電極、前記ゲート電極のうち少なくとも１つの電極自体を、前述の積層構造としてもよい。
なお、前記非晶質酸化物は、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物か、あるいは電子キャリア濃度が増加すると共に、電子移動度が増加する傾向を示すのがよい。
また、別の本実施形態に係る電界効果型トランジスタは、
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は、可視域の光に対して透過性を有する非晶質酸化物であり、且つ
該ソース電極、該ドレイン電極、該ゲート電極のうち少なくとも１つが、可視域の光に対して透過性を有することを特徴とする。
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は、可視域の光に対して透過性を有する非晶質酸化物であり、且つ
該ソース電極、該ドレイン電極、該ゲート電極のうち少なくとも１つが、可視域の光に対して透過性を有することを特徴とする。
ここで、前記活性層は、ノーマリーオフ型のトランジスタを構成していることが好ましい。このように、活性層と共に前記ソース電極等の一部電極を透明にすることで、より光透過領域の広いデバイスを作製できる。
前記非晶質酸化物とは、具体的には、In-Ga-Zn-Oを含み構成され、結晶状態における組成がInGaO3(ZnO)m (mは６未満の自然数)である酸化物である。
または、In-Ga-Zn-Ｍｇ-Oを含み構成され、結晶状態の組成がInGaO3(Zn1-xMｇxO)m (mは６未満の自然数、0<x≦1で表され、電子キャリア濃度が１０１８／ｃｍ３未満の酸化物である。
なお、これらの非晶質酸化物の膜は、電子移動度が１ｃｍ２／（Ｖ・秒）超にすることも好ましい形態である。
上記膜をチャネル層に用いれば、トランジスターオフ時のゲート電流が０．１マイクロアンペア未満のノーマリーオフで、オン・オフ比が１０３超のトランジスタ特性を持ち、かつ可視光に透明で、フレキシブルなＴＦＴを作成することができることを見出した。
なお、上記透明膜は、伝導電子数の増加と共に、電子移動度が大きくなることを特徴とする。透明膜を形成する基板としては、ガラス基板、プラスチック基板又はプラスチックフィルムなどを用いることができる。
上記透明酸化物膜をチャネル層に利用する際には、SnO2,In2O3,ITO,Tl2O3,TlOF,SrTiO3,EuO,TiO,VO,のいずれかよりなる電極層やこれらを積層して構成した電極を透明電極として用い、トランジスタを形成することも好ましい形態である。
上記透明酸化物膜をチャネル層に利用する際には、Au,Ag,Al,Cu,のいずれかよりなる電極層や、これらを積層した電極層を電極に用いトランジスタを形成することも好ましい形態である。
上記透明酸化物膜をチャネル層に利用する際には、Ｙ２Ｏ３、又はＨｆＯ２の1種、又はそれらの化合物を少なくとも二種以上含む混晶化合物をゲート絶縁膜に用いトランジスタを形成することも好ましい形態である。また、上記透明酸化物膜をチャネル層に利用する際には、SiO2,Si3N4,Ti02,Ta2O5,PbTiO3,BaTa2O6,SrTiO3,MgO,AlN,あるいはこれらのアモルファス体をゲート絶縁膜に用いトランジスタを形成することも好ましい形態である。
また、電気抵抗を高めるための不純物イオンを意図的に添加せず、酸素ガスを含む雰囲気中で、成膜することも好ましい形態である。
本発明者らは、この半絶縁性酸化物アモルファス薄膜は、伝導電子数の増加と共に、電子移動度が大きくなるという特異な特性を見出した。そして、その膜を用いてＴＦＴを作成し、オン・オフ比、ピンチオフ状態での飽和電流、スイッチ速度などのトランジスタ特性が更に向上することを見出した。
透明半絶縁性アモルファス酸化物薄膜をトランジスタのチャネル層として用いれば、電子移動度が１ｃｍ２／（Ｖ・秒）超、好ましくは５ｃｍ２／（Ｖ・秒）超、かつ電子キャリア濃度が１０１８／ｃｍ３未満、好ましくは、１０１６／ｃｍ３未満のときは、オフ時（ゲート電圧無印加時）のドレイン・ソース端子間の電流を、１０マイクロアンペア未満、好ましくは０．１マイクロアンペア未満にすることができる。また、該薄膜を用いれば、電子移動度が１ｃｍ２／（Ｖ・秒）超、好ましくは５ｃｍ２／（Ｖ・秒）超の時は、ピンチオフ後の飽和電流を１０マイクロアンペア超にでき、オン・オフ比を１０３超とすることができる。
ＴＦＴでは、ピンチオフ状態では、ゲート端子に高電圧が印加され、チャネル中には高密度の電子が存在している。したがって、本発明によれば、電子移動度が増加した分だけ、より飽和電流値を大きくすることができる。この結果、オン・オフ比の増大、飽和電流の増大、スイッチング速度の増大など、ほとんど全てのトランジスタ特性が向上する。なお、通常の化合物中では、電子数が増大すると、電子間の衝突により、電子移動度は減少する。
上記ＴＦＴの構造は、半導体チャネル層の上にゲート絶縁膜とゲート端子とを順に形成するスタガ（トップゲート）構造のものや、ゲート端子の上にゲート絶縁膜と半導体チャネル層を順に形成する逆スタガ（ボトムゲート）構造のもの等を用いることができる。
（第２の実施形態：多層ゲート絶縁膜）
本発明に係る電界効果型トランジスタは、
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は非晶質酸化物であり、且つ
該ゲート絶縁膜が、該非晶質酸化物に接する第１層と、該第１層に積層されている、該第１層とは異なる第２層を含み構成されていることを特徴とする。
（第２の実施形態：多層ゲート絶縁膜）
本発明に係る電界効果型トランジスタは、
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は非晶質酸化物であり、且つ
該ゲート絶縁膜が、該非晶質酸化物に接する第１層と、該第１層に積層されている、該第１層とは異なる第２層を含み構成されていることを特徴とする。
前記非晶質酸化物は、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物か、あるいは電子キャリア濃度が増加すると共に、電子移動度が増加する傾向を示す酸化物であるのがよい。
ここで、第１層とは、例えばＨｆＯ２、Ｙ２Ｏ３、またはこれらを含む混晶化合物からなる絶縁層である。
なお、第２層は、例えば、SiO2,Si3N4,Ti02,Ta2O5,PbTiO3,BaTa2O6,SrTiO3,MgO,AlN,あるいはこれらのアモルファス構造から適宜選択できる。
勿論、上記第１層と第２層の材料はあくまで例示であり、例えば、第１層として、上記第２層の候補として例示した材料を用いることもできる。
勿論、上記第１層と第２層の材料はあくまで例示であり、例えば、第１層として、上記第２層の候補として例示した材料を用いることもできる。
また、第１層として、上記第２層の候補として例示した材料を用いることもできる。
ここで、前記第１の層は、前記活性層との界面特性を向上させる為の界面特性向上層として機能し、第２の層は、リーク電流を抑制するためのリーク電流抑制層として機能するのがよい。
本発明には、詳細は後述するが、例えば以下のような非晶質酸化物を前記活性層に用いる。
具体的には、少なくとも、In-Ga-Zn-Oを含み構成され、結晶状態における組成がInGaO3(ZnO)m (mは６未満の自然数)で表され、電子キャリア濃度が１０１８／ｃｍ３未満であることを特徴とする透明アモルファス酸化物膜か、またはIn-Ga-Zn-Mg-Oを含み構成され、結晶状態の組成がInGaO3(Zn1-xMgxO)m (mは６未満の自然数、0<x≦1)で表される透明アモルファス酸化物膜である。
HfO２やY２O３は、ゲート絶縁膜として、高誘電率なため電流駆動能力が高く優れた材料である。
本発明者らの知見によれば、前述の通り、InGaO3(ZnO)mやInGaO3(Zn1-xMgxO)mからなるチャネル層に対してゲート絶縁膜として用いると、際立って高い移動度や低い閾値を持つＴＦＴが得られる。
そのメカニズムの詳細は不明であるが、HfO２やY２O３は、InGaO3(ZnO)mやInGaO3(Zn1-xMｇxO)mと、特に良好な界面を形成していると推測される。つまり、界面特性向上層として働く。
ゲート絶縁膜に対しては、この他にゲートリークを起こし難い事が求められる。
ゲートリークは、図５に示すソース電極６やドレイン電極５の端部の段差で生じ易いので、通常ゲート絶縁膜３の厚さは少なくともソース電極６やドレイン電極５の厚さと同等、できれば２倍程度とする事が望ましい。
しかし、HfやYは決して安価な材料ではなく、厚いHfO２やY２O３のゲート絶縁膜は、大面積のＴＦＴパネルの製造にとって重大なコストアップ要因となる。
一方、既に述べたとおり、HfO２やY２O３は、InGaO3(ZnO)mやInGaO3(Zn1-xMｇxO)m等の非晶質酸化物と良好な界面を形成する。そのため、ゲート絶縁膜として、HfO２やY２O３をチャネル層との界面近傍にのみ使用し、その上にSiO２やAl２O３などの安価な材料からなる第２のゲート絶縁層を所定の厚さ積層する構成をとってもよい。この場合、第２のゲート電極はリーク電流抑制層として働く。
こうすれば、HfO２やY２O３の優れた界面特性を享受しつつゲートリークを十分に抑止できる。従って、本発明によればHfやYの使用量を減少しても、高い移動度や低い閾値を持ち、しかもゲートリークなどにより信頼性が損なわれる恐れが少ないＴＦＴを得る事ができる。即ち上記の構成は、高性能と低コスト化が両立できる点から、大面積のＴＦＴパネルには特に好適と言える。
また本発明者らの知見によれば、InGaO3(ZnO)m やInGaO3(Zn1-xMｇxO)mからなるチャネル層上にゲート絶縁膜を形成する前に、チャネル層表面に導電層等を形成したり、エッチングしたりする工程が入ると、問題を生じる場合がある。
即ち形成されたＴＦＴの電流に経時変化が生じたり、ゲートの短絡が生じ易くなる傾向が見受けられる。その詳細なメカニズムは不明であるが、導電層等の形成やエッチングの工程中に、チャネル層に予期せざる不純物が拡散したり、表面の平坦性が損なわれたり、パーティクルが生じたりするためと推測される。
この様な問題を回避するためのTFTの構成とその製法を図７ａ）−f）に示す。
a） 基板２７００上にチャネル層２７０１を形成する。
b） その表面にマスク２７０２をかけ、ドレイン電極２７０３とソース電極２７０４を形成する。その際マスク２７０２はチャネル層２７０１の表面から若干浮かせ、チャネル層２７０１の表面への接触を防ぐ事が好ましい。マスク７０２を外すとドレイン電極７０３とソース電極７０４が形成されている。
c） 第１のゲート絶縁膜２７０５と第２のゲート絶縁膜２７０６を形成する。ａ）−c）の間、マスクの装着や取り外しは、真空中等外気を断った状態で行う事が好ましい。
d） 次いで、ゲート絶縁膜２７０５、２７０６にドレイン電極へのビアホール２７０７とソース電極へのビアホール２７０８を形成する。
e） 導電膜２７０９を形成する。
f） 導電膜２７０９をパターンニングして、ドレイン電極からの引き出し線２７１０、ソース電極からの引き出し線２７１１、ゲート電極２７１２を形成する。
a） 基板２７００上にチャネル層２７０１を形成する。
b） その表面にマスク２７０２をかけ、ドレイン電極２７０３とソース電極２７０４を形成する。その際マスク２７０２はチャネル層２７０１の表面から若干浮かせ、チャネル層２７０１の表面への接触を防ぐ事が好ましい。マスク７０２を外すとドレイン電極７０３とソース電極７０４が形成されている。
c） 第１のゲート絶縁膜２７０５と第２のゲート絶縁膜２７０６を形成する。ａ）−c）の間、マスクの装着や取り外しは、真空中等外気を断った状態で行う事が好ましい。
d） 次いで、ゲート絶縁膜２７０５、２７０６にドレイン電極へのビアホール２７０７とソース電極へのビアホール２７０８を形成する。
e） 導電膜２７０９を形成する。
f） 導電膜２７０９をパターンニングして、ドレイン電極からの引き出し線２７１０、ソース電極からの引き出し線２７１１、ゲート電極２７１２を形成する。
以上の工程によれば、チャネル層２７０１は、導電膜等の形成やエッチングにより表面にダメージを受ける事がないので、特に性能や信頼性の高いＴＦＴが得られる。
また、ゲートリークの発生を防止し、かつゲート電極の駆動能力を高めるためにさらに効果的なＴＦＴの構成とその製法を図８ａ）−f)及び図９のg)−l）に示す。
a） 基板２８００上にチャネル層２８０１を形成する。
b） 第１のゲート絶縁膜２８０２を形成する。ａ）−b）は、外気との接触を断った雰囲気下で連続して行う事が好ましい。
c） フォトレジスト２８０３を塗布する。
d） フォトレジスト２８０３にパターンを形成する。
ｅ） 第１のゲート絶縁膜２８０２をエッチングする。
f） 第１の導電層２８０６を形成する。
g） 導電層２８０６の不要な部分をリフトオフする。
h） ドレイン電極２８０７及びソース電極２８０８が形成される。
ｉ） 第２のゲート絶縁膜２８０９を形成する。
j） 第２のゲート絶縁膜２８０９をパターンニングし、ソース電極へのビアホール２８１０とドレイン電極へのビアホール２８１１を形成する。
k） 第２の導電層２８１２を形成する。
l） 第２の導電膜２８１２をパターンニングし、ドレイン電極からの引き出し配線２８１３及びソース電極からの引き出し配線２８１４、ゲート電極２８１５を形成する。
a） 基板２８００上にチャネル層２８０１を形成する。
b） 第１のゲート絶縁膜２８０２を形成する。ａ）−b）は、外気との接触を断った雰囲気下で連続して行う事が好ましい。
c） フォトレジスト２８０３を塗布する。
d） フォトレジスト２８０３にパターンを形成する。
ｅ） 第１のゲート絶縁膜２８０２をエッチングする。
f） 第１の導電層２８０６を形成する。
g） 導電層２８０６の不要な部分をリフトオフする。
h） ドレイン電極２８０７及びソース電極２８０８が形成される。
ｉ） 第２のゲート絶縁膜２８０９を形成する。
j） 第２のゲート絶縁膜２８０９をパターンニングし、ソース電極へのビアホール２８１０とドレイン電極へのビアホール２８１１を形成する。
k） 第２の導電層２８１２を形成する。
l） 第２の導電膜２８１２をパターンニングし、ドレイン電極からの引き出し配線２８１３及びソース電極からの引き出し配線２８１４、ゲート電極２８１５を形成する。
以上の工程によれば、第１のゲート絶縁膜２８０２は、チャネル層２８０１を完全に覆っているが、ドレイン電極２８０８やソース電極２８０９を覆ってはいない。したがって、第１のゲート絶縁膜２８０２、ドレイン電極２８０８、ソース電極２８０９の表面の高さを揃える事が出来る。
従って、その上を覆う第２のゲート絶縁膜２８０９には殆ど段差が生じないためゲートがリークする恐れも少なく、またその分第２のゲート絶縁膜２８０９を薄く出来るため、ゲート電極の容量が高まり、駆動能力が高まる。
図７や図８や図９の構成や工程は、一般的な絶縁材料からなるゲート絶縁膜についても効果があると予想されるが、チャネル層、ゲート絶縁膜として、次の材料を使用した場合に、特に効果が大きい。チャネル層としては、既述の、あるいは少なくともIn-Ga-Zn-Oを含み構成され、結晶状態における組成がInGaO3(ZnO)m(mは６未満の自然数)で表され、電子キャリア濃度が１０１８／ｃｍ３未満である透明アモルファス酸化物膜を使用する。またはIn-Ga-Zn-Mｇ-Oを含み構成され、結晶状態の組成がInGaO3(Zn1-xMｇxO)m (mは６未満の自然数、0<x≦1)で表される透明アモルファス酸化物膜を使用する。ゲート絶縁膜としてはHfO２やY２O３を使用する。
こうして、本発明によれば、移動度が高く閾値が低く、しかもゲートリークが少なく特性の安定したＴＦＴを得る事ができる。特に大面積のＴＦＴパネルを製造した場合でも、各素子の特性がそろい、信頼性を高める事ができる。
（第３の実施形態：パッシベーション、表面コート層）
本実施形態に係る電界効果型トランジスタは、
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は非晶質酸化物であり、且つ
該活性層と該ゲート絶縁膜との間にパッシベーション層を有することを特徴とする。
（第３の実施形態：パッシベーション、表面コート層）
本実施形態に係る電界効果型トランジスタは、
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は非晶質酸化物であり、且つ
該活性層と該ゲート絶縁膜との間にパッシベーション層を有することを特徴とする。
ここで、非晶質酸化物は、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物か、あるいは電子キャリア濃度が増加すると共に、電子移動度が増加する傾向を示す酸化物であるのがよい。
本発明における、パッシベーション層には２つの概念が含まれる。
一つは、該活性層と該ゲート絶縁膜間に、両層とは別の材料で構成される層を設ける場合である。
この層としては、例えば、アモルファス酸化シリコン層、アモルファス窒化シリコン、酸化チタン、酸化アルミ、酸化マグネシウムなどである。
また、本発明におけるパッシベーション層は、単に該活性層の最表面を酸素プラズマ処理（パッシベーション処理）すること（即ち、両層とは別の材料で構成される層を設けない場合）によっても形成できる。勿論、該パッシベーション処理を行った後、更に、アモルファス酸化シリコン層などによりパッシベーション層を設けることもできる。
この、パッシベーション層あるいはパッシベーション処理により、ゲート絶縁膜の能力低下を防止することができる。
例えばリーク電流を抑制でき、トランジスタのオン/オフ比も改善できるという効果が得られる。つまり、パッシベーション層はリーク電流抑制層として働く。
また、本実施形態に係る電界効果型トランジスタは、
基板上に、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は非晶質酸化物であり、且つ
該活性層と該基板との間に表面コート層を有することを特徴とする。
基板上に、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は非晶質酸化物であり、且つ
該活性層と該基板との間に表面コート層を有することを特徴とする。
前記非晶質酸化物は、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物か、あるいは電子キャリア濃度が増加すると共に、電子移動度が増加する傾向を示す酸化物がよい。
前記表面コート層とは、アモルファス窒化シリコンやアモルファス酸化シリコン層、アモルファス窒化シリコン、酸化チタン、酸化アルミ、酸化マグネシウムなどである。前述のパッシベーション層と該表面コート層を同じ材料で構成してもよいし、異なる材料で構成してもよい。
表面コート層により、基体と活性層との密着性が改善できる。つまり、表面コート層は密着性向上層として働く。
例えば、膜はがれが防止でき、リーク電流を押さえることができる。
また、基体の凹凸を緩和することができ、この結果として、リーク電流をの抑制や、トランジスタのオン/オフ比を改善する場合がある。
上記非晶質酸化物とは、具体的には後述するが、例えば、
In-Ga-Zn-Oを含み構成され、結晶状態における組成がInGaO3(ZnO)m(mは６未満の自然数)で表され、電子キャリア濃度が１０１８／ｃｍ３未満であることを特徴とする。
In-Ga-Zn-Oを含み構成され、結晶状態における組成がInGaO3(ZnO)m(mは６未満の自然数)で表され、電子キャリア濃度が１０１８／ｃｍ３未満であることを特徴とする。
または、In-Ga-Zn-Ｍｇ-Oを含み構成され、結晶状態の組成がInGaO3(Zn1-xMｇxO)m (mは６未満の自然数、0<x≦1で表され、電子キャリア濃度が１０１８／ｃｍ３未満である。
なお、これらの膜において、電子移動度が１ｃｍ２／（Ｖ・秒）超にすることも好ましい形態である。
なお、上記透明膜は、伝導電子数の増加と共に、電子移動度が大きくなることを特徴とする。透明膜を形成する基板としては、ガラス基板、プラスチック基板又はプラスチックフィルムなどを用いることができる。
上記透明酸化物膜をチャネル層に利用する際には、Ａｌ２Ｏ３，Ｙ２Ｏ３、又はＨｆＯ２の1種、又はそれらの化合物を少なくとも二種以上含む混晶化合物をゲート絶縁膜を用いトランジスタを形成することも好ましい形態である。
また、電気抵抗を高めるための不純物イオンを意図的に添加せず、酸素ガスを含む雰囲気中で、成膜することも好ましい形態である。
上記した透明膜を用いた薄膜トランジスタにおいて、Ａｌ２Ｏ３，Ｙ２Ｏ３、ＨｆＯ２、又はそれらの化合物を少なくとも二つ以上含む混晶化合物をゲート絶縁膜とすることが好ましい。ゲート絶縁薄膜とチャネル層薄膜との界面に欠陥が存在すると、電子移動度の低下及びトランジスタ特性にヒステリシスが生じる。また、ゲート絶縁膜の種類により、リーク電流が大きく異なる。
このために、チャネル層に適合したゲート絶縁膜を選定する必要がある。
このような問題点も、本発明の一つである界面パッシベーション層を入れることで、改善することができ、より高誘電率の絶縁層を用いることもでき、電子移動度を大きくすることができる。
このように本発明の一つである界面パッシベ−ション層を入れることで、リーク電流、ヒステリシスが小さく、電子移動度の大きなＴＦＴを形成できる。また、ゲート絶縁膜形成プロセス及びチャネル層形成プロセスは、室温で行うことができるので、ＴＦＴ構造として、スタガ構造及び逆スタガ構造いずれをも形成することができる。
薄膜トランジスタ（Thin Film Transistor, ＴＦＴ）は、ゲート端子、ソース端子、及び、ドレイン端子を備えた３端子素子である。そして、ＴＦＴはセラミックス、ガラス、又はプラスチックなどの絶縁基板上に成膜した半導体薄膜を、電子又はホールが移動するチャネル層として用いたものである。また、ＴＦＴは、ゲート端子に電圧を印加して、チャンネル層に流れる電流を制御し、ソース端子とドレイン端子間の電流をスイッチングする機能を有するアクテイブ素子である。
なお、酸素欠損量を制御して所望の電子キャリア濃度を達成できていることが上記したＴＦＴにおいては重要である。
上記第１から第３の実施形態の記載においては、透明酸化物膜の酸素量（酸素欠損量）の制御を、成膜時に酸素を所定濃度含む雰囲気中で行うことで制御している。しかし、成膜後、当該酸化物膜を酸素を含む雰囲気中で後処理して酸素欠損量を制御（低減あるいは増加）してもよい。
効果的に酸素欠損量を制御するには、酸素を含む雰囲気中の温度を０℃以上３００℃以下、好ましくは、２５℃以上、２５０℃以下、更に好ましくは１００℃以上２００℃以下で行うのがよい。
勿論、成膜時にも酸素を含む雰囲気中で行い、且つ成膜後の後処理でも酸素を含む雰囲気中で後処理してもよい。また、所定の電子キャリア濃度（１０１８／ｃｍ３未満）を得られるのであれば、成膜時には、酸素分圧制御は行わないで、成膜後の後処理を酸素を含む雰囲気中で行ってもよい。
なお、本発明における電子キャリア濃度の下限としては、得られる酸化物膜をどのような素子や回路あるいは装置に用いるかにもよるが、例えば１０１４／ｃｍ３以上である。
（非晶質酸化物）
上記実施形態１から３において説明した発明に適用できる活性層について以下に詳述する。
（非晶質酸化物）
上記実施形態１から３において説明した発明に適用できる活性層について以下に詳述する。
本発明に係る非晶質酸化物の電子キャリア濃度は、室温で測定する場合の値である。室温とは、例えば２５℃であり、具体的には０℃から４０℃程度の範囲から適宜選択されるある温度である。なお、本発明に係るアモルファス酸化物の電子キャリア濃度は、０℃から４０℃の範囲全てにおいて、１０１８／ｃｍ３未満を充足する必要はない。例えば、２５℃において、キャリア電子密度１０１８／ｃｍ３未満が実現されていればよい。また、電子キャリア濃度を更に下げ、１０１７／ｃｍ３以下、より好ましくは１０１６／ｃｍ３以下にするとノーマリーオフのＴＦＴが歩留まり良く得られる。
電子キャリア濃度の測定は、ホール効果測定により求めることが出来る。
なお、本発明において、アモルファス酸化物とは、Ｘ線回折スペクトルにおいて、ハローパターンが観測され、特定の回折線を示さない酸化物をいう。
本発明のアモルファス酸化物における、電子キャリア濃度の下限値は、ＴＦＴのチャネル層として適用できれば特に限定されるものではない。下限値は、例えば、１０１２／ｃｍ３である。
従って、本発明においては、後述する各実施例のようにアモルファス酸化物の材料、組成比、製造条件などを制御して、例えば、電子キャリア濃度を、１０１２／ｃｍ３以上１０１８／ｃｍ３未満とする。より好ましくは１０１３／ｃｍ３以上１０１７／ｃｍ３以下、更には１０１５／ｃｍ３以上１０１６／ｃｍ３以下の範囲にすることが好ましいものである。
前記非晶質酸化物としては、ＩｎＺｎＧａ酸化物のほかにも、Ｉｎ酸化物、ＩｎｘＺｎ１−ｘ酸化物（0.2≦ｘ≦1）、ＩｎｘＳｎ１−ｘ酸化物（0.8≦ｘ≦1）、あるいはＩｎｘ（Ｚｎ、Ｓｎ）１−ｘ酸化物（0.15≦ｘ≦1）から適宜選択できる。
なお、Ｉｎｘ（Ｚｎ、Ｓｎ）１−ｘ酸化物は、Ｉｎｘ（ＺｎｙＳｎ１−ｙ）１−ｘ酸化物と記載することができ、ｙの範囲は１から０である。
なお、ＺｎとＳｎを含まないＩｎ酸化物の場合は、Ｉｎの一部をＧａに置換することもできる。即ち、ＩｎｘＧａ１−ｘ酸化物（０≦ｘ≦1）の場合である。
以下に、本発明者らが作製することに成功した電子キャリア濃度が１０１８／ｃｍ３未満の非晶質酸化物について詳述する。
上記酸化物とは、In-Ga-Zn-Oを含み構成され、結晶状態における組成がInGaO3(ZnO)m (mは６未満の自然数)で表され、電子キャリア濃度が１０１８／ｃｍ３未満であることを特徴とする。
また上記酸化物は、In-Ga-Zn-Ｍｇ-Oを含み構成され、結晶状態の組成がInGaO3(Zn1-xMｇxO)m (mは６未満の自然数、0<x≦1)で表され、電子キャリア濃度が１０１８／ｃｍ３未満であることを特徴とする。
なお、これらの酸化物で構成される膜において、電子移動度が１ｃｍ２／（Ｖ・秒）超になるように設計することも好ましい。
上記膜をチャネル層に用いれば、トランジスターオフ時のゲート電流が０．１マイクロアンペヤ未満のノーマリーオフで、オン・オフ比が１０３超のトランジスタ特性を実現できる。そして、可視光に対して、透明あるいは透光性を有し、フレキシブルなＴＦＴが実現される。
なお、上記膜は、伝導電子数の増加と共に、電子移動度が大きくなることを特徴とする。透明膜を形成する基板としては、ガラス基板、樹脂製プラスチック基板又はプラスチックフィルムなどを用いることができる。
上記非晶質酸化物膜をチャネル層に利用する際には、Ａｌ２Ｏ３，Ｙ２Ｏ３、又はＨｆＯ２の1種、又はそれらの化合物を少なくとも二種以上含む混晶化合物をゲート絶縁膜に利用できる。
また、非晶質酸化物中に、電気抵抗を高めるための不純物イオンを意図的に添加せず、酸素ガスを含む雰囲気中で、成膜することも好ましい形態である。
本発明者らは、この半絶縁性酸化物アモルファス薄膜は、伝導電子数の増加と共に、電子移動度が大きくなるという特異な特性を見出した。そして、その膜を用いてＴＦＴを作成し、オン・オフ比、ピンチオフ状態での飽和電流、スイッチ速度などのトランジスタ特性が更に向上することを見出した。即ち、非晶質酸化物を利用して、ノーマリーオフ型のTFTを実現できることを見出した。
非晶質酸化物薄膜を膜トランジスタのチャネル層として用いると、電子移動度が１ｃｍ２／（Ｖ・秒）超、好ましくは５ｃｍ２／（Ｖ・秒）超にすることができる。
電子キャリア濃度が、１０１８／ｃｍ３未満、好ましくは、１０１６／ｃｍ３未満のときは、オフ時（ゲート電圧無印加時）のドレイン・ソース端子間の電流を、１０マイクロアンペヤ未満、好ましくは０．１マイクロアンペア未満にすることができる。
また、該膜を用いれば、電子移動度が１ｃｍ２／（Ｖ・秒）超、好ましくは５ｃｍ２／（Ｖ・秒）超の時は、ピンチオフ後の飽和電流を１０マイクロアンペア超にでき、オン・オフ比を１０３超とすることができる。
ＴＦＴでは、ピンチオフ状態では、ゲート端子に高電圧が印加され、チャネル中には高密度の電子が存在している。
したがって、本発明によれば、電子移動度が増加した分だけ、より飽和電流値を大きくすることができる。この結果、オン・オフ比の増大、飽和電流の増大、スイッチング速度の増大など、トランジスタ特性の向上が期待できる。
なお、通常の化合物中では、電子数が増大すると、電子間の衝突により、電子移動度は減少する。
なお、上記ＴＦＴの構造としては、半導体チャネル層の上にゲート絶縁膜とゲート端子を順に形成するスタガ（トップゲート）構造や、ゲート端子の上にゲート絶縁膜と半導体チャネル層を順に形成する逆スタガ（ボトムゲート）構造を用いることができる。
（第1の成膜法：PLD法）
結晶状態における組成がInGaO3(ZnO)m(mは６未満の自然数)で表される非晶質酸化物薄膜は、ｍの値が６未満の場合は、８００℃以上の高温まで、非晶質状態が安定に保たれる。しかし、ｍの値が大きくなるにつれ、すなわち、InGaO3に対するZnOの比が増大して、ＺｎＯ組成に近づくにつれ、結晶化しやすくなる。
（第1の成膜法：PLD法）
結晶状態における組成がInGaO3(ZnO)m(mは６未満の自然数)で表される非晶質酸化物薄膜は、ｍの値が６未満の場合は、８００℃以上の高温まで、非晶質状態が安定に保たれる。しかし、ｍの値が大きくなるにつれ、すなわち、InGaO3に対するZnOの比が増大して、ＺｎＯ組成に近づくにつれ、結晶化しやすくなる。
したがって、非晶質ＴＦＴのチャネル層としては、ｍの値が６未満であることが好ましい。
成膜方法は、InGaO3(ZnO)m組成を有する多結晶焼結体をターゲットとして、気相成膜法を用いるのが良い。気相成膜法の中でも、スッパタ法、パルスレーザー蒸着法が適している。さらに、量産性の観点から、スパッタ法が最も適している。
しかしながら、通常の条件で該非晶質膜を作成すると、主として酸素欠損が生じ、これまで、電子キャリア濃度を１０１８／ｃｍ３未満、電気伝導度にして、１０Ｓ／ｃｍ以下にすることができなかった。そうした膜を用いた場合、ノーマリーオフのトランジスタを構成することができない。
本発明者らは、図１１で示される装置により、パルスレーザー蒸着法で作製したIn-Ga-Zn-Oを作製した。
図１１に示すようなＰＬＤ成膜装置を用いて、成膜を行った。
同図において、７０１はＲＰ（ロータリーポンプ）、７０２はＴＭＰ（ターボ分子ポンプ）、７０３は準備室、７０４はＲＨＥＥＤ用電子銃、７０５は基板を回転、上下移動するための基板保持手段、７０６はレーザー入射窓である。また、７０７は基板、７０８はターゲット、７０９はラジカル源、７１０はガス導入口、７１１はターゲットを回転、上下移動するためのターゲット保持手段、７１２はバイパスラインである。また、７１３はメインライン、７１４はＴＭＰ（ターボ分子ポンプ）、７１５はＲＰ（ロータリーポンプ）、７１６はチタンゲッターポンプ、７１７はシャッターである。また、図中７１８はＩＧ（イオン真空計）、７１９はＰＧ（ピラニ真空計）、７２０はＢＧ（バラトロン真空計）、７２１は成長室（チャンバー）である。
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、SiO2ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させた。堆積前の処理として、基板の超音波による脱脂洗浄を、アセトン, エタノール, 超純水を用いて、各5分間行った後、空気中100℃で乾燥させた。
前記多結晶ターゲットには、InGaO3(ZnO)４焼結体ターゲット（サイズ 20mmΦ5mmt）を用いた。これは、出発原料として、In2O3：Ga2O3：ZnO（各4N試薬）を湿式混合した後(溶媒：エタノール)、仮焼（1000 ℃： 2h）、乾式粉砕、本焼結（1550 ℃： 2h）を経て得られるものである。こうして作製したターゲットの電気伝導度は、90 (S/cm)であった。
成長室の到達真空を2×10-6 (Pa)にして、成長中の酸素分圧を6.5 (Pa)に制御して成膜を行った。
チャンバー７２１内酸素分圧は６．５Pa、基板温度は25℃である。
なお、ターゲット７０８と被成膜基板７０７間の距離は、30 (mm)であり、入射窓７１６から入射されるＫｒＦエキシマレーザーのパワーは、１.5-3 (mJ/cm２/pulse)の範囲である。また、パルス幅は、20 (nsec)、繰り返し周波数は10 (Hz)、そして照射スポット径は、1 × 1 (mm角)とした。
なお、ターゲット７０８と被成膜基板７０７間の距離は、30 (mm)であり、入射窓７１６から入射されるＫｒＦエキシマレーザーのパワーは、１.5-3 (mJ/cm２/pulse)の範囲である。また、パルス幅は、20 (nsec)、繰り返し周波数は10 (Hz)、そして照射スポット径は、1 × 1 (mm角)とした。
こうして、成膜レート7 (nm/min)で成膜を行った。
得られた薄膜について、薄膜のすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは認められなかったことから、作製したIn-Ga-Zn-O系薄膜はアモルファスであるといえる。
さらに、Ｘ線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ（Rrms）は約0.5 nmであり、膜厚は約120 nmであることが分かった。蛍光Ｘ線（XRF）分析の結果、薄膜の金属組成比はIn : Ga : Zn = 0.98 : 1.02 : 4であった。
電気伝導度は、約10-２ S/cm未満であった。電子キャリア濃度は約101６/cm3以下、電子移動度は約５cm2／（Ｖ・秒）と推定される。
光吸収スペクトルの解析から、作製したアモルファス薄膜の禁制帯エネルギー幅は、約3 eVと求まった。以上のことから、作製したIn-Ga-Zn-O系薄膜は、結晶のInGaO3(ZnO)４の組成に近いアモルファス相を呈しており、酸素欠損が少なく、電気伝導度が小さな透明な平坦薄膜であることが分かった。
具体的に図１を用いて説明する。同図は、In-Ga-Zn-Oから構成され、結晶状態を仮定した時の組成がInGaO3(ZnO)m(mは６未満の数)で表される透明アモルファス酸化物薄膜を本実施例と同じ条件下で作成する場合の特性図である。この特性図は、酸素分圧を変化させた場合に、成膜された酸化物の電子キャリア濃度の変化を示したものである。
本実施例と同じ条件下で酸素分圧を４．５Ｐａ超の高い雰囲気中で、成膜することにより、図１に示すように、電子キャリア濃度を１０１８／ｃｍ３未満に低下させることができた。この場合、基板の温度は意図的に加温しない状態で、ほぼ室温に維持されている。フレキシブルなプラスチックフィルムを基板として使用するには、基板温度は100℃未満に保つことが好ましい。
酸素分圧をさらに大きくすると、電子キャリア濃度をさらに低下させることができる。例えば、図１に示す様に、基板温度２５℃、酸素分圧５Ｐａで成膜したInGaO3(ZnO)４薄膜では、さらに、電子キャリア数を１０１６／ｃｍ３に低下させることができた。
得られた薄膜は、図２に示す様に、電子移動度が１ｃｍ２／（Ｖ・秒）超であった。しかし、本実施例のパルスレーザー蒸着法では、酸素分圧を６．５Ｐａ以上にすると、堆積した膜の表面が凸凹となり、ＴＦＴのチャネル層として用いることが困難となる。
従って、酸素分圧４．５Ｐａ超、望ましくは5Ｐａ超、６．５Ｐａ未満の雰囲気下のパルスレーザー蒸着法で、結晶状態における組成InGaO3(ZnO)m(mは６未満の数)で表される透明アモルファス酸化物薄膜を作製する。この透明アモルファス酸化物薄膜を用いれば、ノーマリーオフのトランジスタを構成できる。
また、該薄膜の電子移動度は、１ｃｍ２／Ｖ・秒超が得られ、オン・オフ比を１０３超に大きくすることができた。
以上、説明したように、本実施例に示した条件下でＰＬＤ法によりＩｎＧａＺｎ酸化物の成膜を行う場合は、酸素分圧を４．５Ｐａ以上６．５Ｐａ未満になるように制御することが望ましい。
なお、電子キャリア濃度を１０１８／ｃｍ３未満を実現するためには、酸素分圧の条件、成膜装置の構成や、成膜する材料や組成などに依存する。
次に、上記装置における酸素分圧６．５Ｐａの条件で、アモルファス酸化物を作製し、図５に示すトップゲート型MISFET素子を作製した。具体的には、まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成した。
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜した（厚み：90nm、比誘電率：約15、リーク電流密度：0.5 MV/cm印加時に10-3 A/cm2）。その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
MISFET素子の特性評価
図６に、室温下で測定したMISFET素子の電流−電圧特性を示す。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、アモルファスIn-Ga-Zn-O系半導体がn型であるという事実と矛盾しない。IDSはVDS= 6 V程度で飽和（ピンチオフ）する典型的な半導体トランジスタの挙動を示した。利得特性を調べたところ、VDS = 4 V印加時におけるゲート電圧VGSの閾値は約-0.5 Vであった。また、VG=10 V時には、IDS=1.0 × 10-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス半導体薄膜内にキャリアを誘起できたことに対応する。
図６に、室温下で測定したMISFET素子の電流−電圧特性を示す。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、アモルファスIn-Ga-Zn-O系半導体がn型であるという事実と矛盾しない。IDSはVDS= 6 V程度で飽和（ピンチオフ）する典型的な半導体トランジスタの挙動を示した。利得特性を調べたところ、VDS = 4 V印加時におけるゲート電圧VGSの閾値は約-0.5 Vであった。また、VG=10 V時には、IDS=1.0 × 10-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス半導体薄膜内にキャリアを誘起できたことに対応する。
トランジスタのオン・オフ比は、１０３超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約7cm2(Vs)-1の電界効果移動度が得られた。作製した素子に可視光を照射して同様の測定を行なったが、トランジスタ特性の変化は認められなかった。
本発明によれば、電子キャリア濃度が小さく、したがって、電気抵抗が高く、かつ電子移動度が大きいチャネル層を有する薄膜トランジスタを実現できる。
なお、上記したアモルファス酸化物は、電子キャリア濃度の増加と共に、電子移動度が増加し、さらに縮退伝導を示すという優れた特性を備えていた。
本実施例では、ガラス基板上に薄膜トランジスタを作製したが、成膜自体が室温で行えるので、プラスチック板やフィルムなどの基板が使用可能である。
また、本実施例で得られたアモルファス酸化物は、可視光の光吸収が殆どなく、透明なフレキシブルＴＦＴを実現できる。
（第２の成膜法：スパッタ法（SP法））
雰囲気ガスとしてアルゴンガスを用いた高周波ＳＰ法により、成膜する場合について説明する。
（第２の成膜法：スパッタ法（SP法））
雰囲気ガスとしてアルゴンガスを用いた高周波ＳＰ法により、成膜する場合について説明する。
ＳＰ法は、図１２に示す装置を用いて行った。同図において、８０７は被成膜基板、８０８はターゲット、８０５は冷却機構付き基板保持手段、８１４は、ターボ分子ポンプ、８１５はロータリーポンプ、８１７はシャッター、８１８はイオン真空計である。また、８１９はピラニ真空計、８２１は成長室（チャンバー）、８３０はゲートバルブである。
被成膜基板８０７としては、SiO2ガラス基板（コーニング社製1737）を用意した。成膜前処理として、この基板の超音波脱脂洗浄を、アセトン、エタノール、超純水により各5分ずつ行った後、空気中１００℃で乾燥させた。
ターゲット材料としては、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体（サイズ 20mmΦ5mmt）を用いた。
この焼結体は、出発原料として、In2O3：Ga2O3：ZnO（各4N試薬）を湿式混合(溶媒：エタノール)し、仮焼（1000 ℃： 2h）、乾式粉砕、本焼結（1550 ℃： 2h）を経て作製した。このターゲット８０８の電気伝導度は90 (S/cm)であり、半絶縁体状態であった。
成長室８２１内の到達真空は、１×10-４ (Ｐａ)であり、成長中の酸素ガスとアルゴンガスの全圧は、４〜０．１×１０−１（Pa）の範囲での一定の値とした。そして、アルゴンガスと酸素との分圧比を変えて、酸素分圧を１０−３〜２×１０−１（Pa）の範囲で変化させた。
また、基板温度は、室温とし、ターゲット８０８と被成膜基板８０７間の距離は、30 (mm)であった。
投入電力は、RF180 Wであり、成膜レートは、10 (nm/min)で行った。
得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｚｎ−Ｇａ−Ｏ系膜はアモルファス膜であることが示された。
さらに、Ｘ線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ（Rrms）は約０．５nmであり、膜厚は約１２０nmであることが分かった。蛍光Ｘ線（XRF）分析の結果、薄膜の金属組成比はIn : Ga : Zn = 0.98 : 1.02 : 4であった。
成膜時の雰囲気の酸素分圧を変化させ、得られたアモルファス酸化物膜の電気伝導度を測定した。その結果を図３に示す。
図３に示すように、酸素分圧を３×１０-２Ｐａ超の高い雰囲気中で、成膜することにより、電気伝導度を１０Ｓ／ｃｍ未満に低下させることができた。
酸素分圧をさらに大きくすることにより、電子キャリア数を低下させることができた。
例えば、図３に示す様に、基板温度２５℃、酸素分圧１０-１Ｐａで成膜したInGaO3(ZnO)４薄膜では、さらに、電気伝導度を約１０-１０Ｓ／ｃｍに低下させることができた。また、酸素分圧１０-１Ｐａ超で成膜したInGaO3(ZnO)４薄膜は、電気抵抗が高すぎて電気伝導度は測定できなかった。この場合、電子移動度は測定できなかったが、電子キャリア濃度が大きな膜での値から外挿して、電子移動度は、約１ｃｍ２／Ｖ・秒と推定された。
例えば、図３に示す様に、基板温度２５℃、酸素分圧１０-１Ｐａで成膜したInGaO3(ZnO)４薄膜では、さらに、電気伝導度を約１０-１０Ｓ／ｃｍに低下させることができた。また、酸素分圧１０-１Ｐａ超で成膜したInGaO3(ZnO)４薄膜は、電気抵抗が高すぎて電気伝導度は測定できなかった。この場合、電子移動度は測定できなかったが、電子キャリア濃度が大きな膜での値から外挿して、電子移動度は、約１ｃｍ２／Ｖ・秒と推定された。
よって、酸素分圧３×１０-２Ｐａ超、望ましくは5×１０-１Ｐａ超のアルゴンガス雰囲気で、スパッタ蒸着法で作製したIn-Ga-Zn-Oから構成され、結晶状態における組成InGaO3(ZnO)m(mは６未満の自然数)で表される透明アモルファス酸化物薄膜を用いる。この透明アモルファス酸化物薄膜を用いることで、ノーマリーオフで、かつオン・オフ比を１０３超のトランジスタを構成することができた。
本実施例で示した装置、材料を用いる場合は、スパッタによる成膜の際の酸素分圧としては、例えば、３×１０-２Ｐａ以上、５×１０-１Ｐａ以下の範囲である。なお、パルスレーザー蒸着法およびスパッタ法で作成された薄膜では、図２に示す様に、伝導電子数の増加と共に、電子移動度が増加する。
上記のとおり、酸素分圧を制御することにより、酸素欠陥を低減でき、その結果、電子キャリア濃度を減少できる。また、アモルファス状態では、多結晶状態とは異なり、本質的に粒子界面が存在しないために、高電子移動度のアモルファス薄膜を得ることができる。
なお、ガラス基板の代わりに厚さ２００μｍのポリエチレン・テレフタレート（ＰＥＴ）フィルムを用いた場合にも、得られたＩｎＧａＯ３（ＺｎＯ）４アモルファス酸化物膜は、同様の特性を示した。
なお、ターゲットとして、多結晶InGaO3(Zn1-xＭｇｘO)m(mは６未満の自然数、0<x≦1)を用いれば、１Ｐａ未満の酸素分圧下でも、高抵抗非晶質InGaO3(Zn1-xＭｇｘO)m膜を得ることができる。
例えば、Ｚｎを８０at％のＭｇで置換したターゲットを使用した場合、酸素分圧０．８Ｐａの雰囲気で、パルスレーザー堆積法で得られた膜の電子キャリア濃度を１０１６／ｃｍ３未満とすることができる（電気抵抗値は、約１０-２Ｓ／ｃｍである。）。
こうした膜の電子移動度は、Ｍｇ無添加膜に比べて低下するが、その程度は少なく、室温での電子移動度は約５ｃｍ２／（Ｖ・秒）で、アモルファスシリコンに比べて、１桁程度大きな値を示す。同じ条件で成膜した場合、Ｍｇ含有量の増加に対して、電気伝導度と電子移動度は、共に低下するので、Ｍｇの含有量は、好ましくは、２０％超、８５％未満（ｘにして、０．２＜ｘ＜０．８５）である。
上記のとおり、酸素分圧を制御することにより、酸素欠陥を低減でき、その結果、特定の不純物イオンを添加することなしに、電子キャリア濃度を減少できる。また、非晶質状態では、多結晶状態とは異なり、本質的に粒子界面が存在しないために、高電子移動度の非晶質膜を得ることができる。さらに、特定の不純物を添加せずに伝導電子数を減少できるので、不純物による散乱がなく、電子移動度を高く保つことができる。
上記した非晶質酸化物膜を用いた薄膜トランジスタにおいて、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＨｆＯ２、又はそれらの化合物を少なくとも二つ以上含む混晶化合物をゲート絶縁膜とすることが好ましい。
ゲート絶縁薄膜とチャネル層薄膜との界面に欠陥が存在すると、電子移動度の低下及びトランジスタ特性にヒステリシスが生じる。また、ゲート絶縁膜の種類により、リーク電流が大きく異なる。このために、チャネル層に適合したゲート絶縁膜を選定する必要がある。Ａｌ２Ｏ３膜を用いれば、リーク電流を低減できる。また、Ｙ２Ｏ３膜を用いればヒステリシスを小さくできる。さらに、高誘電率のＨｆＯ２膜を用いれば、電子移動度を大きくすることができる。また、これらの膜の混晶を用いて、リーク電流、ヒステリシスが小さく、電子移動度の大きなＴＦＴを形成できる。また、ゲート絶縁膜形成プロセス及びチャネル層形成プロセスは、室温で行うことができるので、ＴＦＴ構造として、スタガ構造及び逆スタガ構造いずれをも形成することができる。
このように形成したＴＦＴは、ゲート端子、ソース端子、及び、ドレイン端子を備えた３端子素子である。そして、このＴＦＴはセラミックス、ガラス、又はプラスチックなどの絶縁基板上に成膜した半導体薄膜を、電子又はホールが移動するチャネル層として用いたものである。また、このＴＦＴは、ゲート端子に電圧を印加して、チャンネル層に流れる電流を制御し、ソース端子とドレイン端子間の電流をスイッチングする機能を有するアクテイブ素子である。
なお、酸素欠損量を制御して所望の電子キャリア濃度を達成できていることが本発明においては重要である。
上記記載においては、非晶質酸化物膜の酸素量（酸素欠損量）の制御を、成膜時に酸素を所定濃度含む雰囲気中で行うことで制御している。しかし、成膜後、当該酸化物膜を酸素を含む雰囲気中で後処理して酸素欠損量を制御（低減あるいは増加）することも好ましいものである。
効果的に酸素欠損量を制御するには、酸素を含む雰囲気中の温度を０℃以上３００℃以下、好ましくは、２５℃以上、２５０℃以下、更に好ましくは１００℃以上２００℃以下で行うのがよい。
勿論、成膜時にも酸素を含む雰囲気中で行い、且つ成膜後の後処理でも酸素を含む雰囲気中で後処理してもよい。また、所定の電子キャリア濃度（１０１８／ｃｍ３未満）を得られるのであれば、成膜時には、酸素分圧制御は行わないで、成膜後の後処理を酸素を含む雰囲気中で行ってもよい。
なお、本発明における電子キャリア濃度の下限としては、得られる酸化物膜をどのような素子や回路あるいは装置に用いるかにもよるが、例えば１０１４／ｃｍ３以上である。
（材料系の拡大）
さらに、組成系を拡大して研究を進めた結果、Zn,In及びSnのうち、少なくとも１種類の元素の酸化物からなるアモルファス酸化物で、電子キャリア濃度が小さく、かつ電子移動度が大きいアモルファス酸化物膜を作製できることを見出した。
さらに、組成系を拡大して研究を進めた結果、Zn,In及びSnのうち、少なくとも１種類の元素の酸化物からなるアモルファス酸化物で、電子キャリア濃度が小さく、かつ電子移動度が大きいアモルファス酸化物膜を作製できることを見出した。
また、このアモルファス酸化物膜は、伝導電子数の増加と共に、電子移動度が大きくなるという特異な特性を有することを見出した。
その膜を用いてＴＦＴを作成し、オン・オフ比、ピンチオフ状態での飽和電流、スイッチ速度などのトランジスタ特性に優れたノーマリーオフ型のＴＦＴを作成できる。
上記のZn,In及びSnのうち、少なくとも１種類の元素を含むアモルファス酸化物に、以下の元素を含む複合酸化物を構成できる。
Ｚｎより原子番号の小さい２族元素Ｍ２（Ｍ２は、Ｍｇ，Ｃａ）、Ｉｎより原子番号の小さい３属元素Ｍ３（Ｍ３は、Ｂ，Ａｌ、Ｇａ、Ｙ），Ｓｎより小さい原子番号の小さい４属元素Ｍ４（Ｍ４は、Ｓｉ，Ｇｅ，Ｚｒ）、５属元素Ｍ５（Ｍ５は、Ｖ，Ｎｂ，Ｔａ）およびＬｕ、Ｗのうち、少なくとも１種類の元素である。
本発明には、以下（ａ）から（ｈ）のいずれかの特徴を有する酸化物を用いることができる。
（ａ） 室温での電子キャリア濃度が、１０１８／ｃｍ３未満のアモルファス酸化物。
（ｂ） 電子キャリア濃度が増加すると共に、電子移動度が増加することを特徴とするアモルファス酸化物。
なおここで、室温とは０℃から４０℃程度の温度をいう。アモルファスとは、X線回折スペクトルにおいて、ハローパターンのみが観測され、特定の回折線を示さない化合物をいう。また、ここでの電子移動度は、ホール効果測定で得られる電子移動度をいう。
（ｃ） 室温での電子移動度が、０．１ｃｍ２／V・秒超であることを特徴とする上記（ａ）又は（ｂ）に記載されるアモルファス酸化物。
（ｄ） 縮退伝導を示す上記（ｂ）から（ｃ）のいずれかに記載されるアモルファス酸化物である。なお、ここでの縮退伝導とは、電気抵抗の温度依存性における熱活性化エネルギーが、３０ｍｅV以下の状態をいう。
（ｅ） Zn, In及びSnのうち、少なくとも１種類の元素を構成成分として含む上記（ａ）から（ｄ）のいずれかに記載されるアモルファス酸化物。
（ｆ） 上記（ｅ）に記載のアモルファス酸化物に、Ｚｎより原子番号の小さい２族元素Ｍ２（Ｍ２は、Ｍｇ，Ｃａ）、Ｉｎより原子番号の小さい３属元素Ｍ３（Ｍ３は、Ｂ，Ａｌ、Ｇａ、Ｙ），Ｓｎより小さい原子番号の小さい４属元素Ｍ４（Ｍ４は、Ｓｉ，Ｇｅ，Ｚｒ）、５属元素Ｍ５（Ｍ５は、Ｖ，Ｎｂ，Ｔａ）およびＬｕ、Ｗのうち、少なくとも１種類の元素を含むアモルファス酸化物膜。
上記のアモルファス酸化物に、
Ｚｎより原子番号の小さい２族元素Ｍ２（Ｍ２は、Ｍｇ，Ｃａ）、
Ｉｎより原子番号の小さい３属元素Ｍ３（Ｍ３は、Ｂ，Ａｌ、Ｇａ、Ｙ）、
Ｓｎより小さい原子番号の小さい４属元素Ｍ４（Ｍ４は、Ｓｉ，Ｇｅ，Ｚｒ）、５属元素Ｍ５（Ｍ５は、Ｖ，Ｎｂ，Ｔａ）およびＬｕ、Ｗのうち、少なくとも１種類の複合酸化物を構成する元素を添加することにより、より電子キャリア濃度を減少させることができる。
（ａ） 室温での電子キャリア濃度が、１０１８／ｃｍ３未満のアモルファス酸化物。
（ｂ） 電子キャリア濃度が増加すると共に、電子移動度が増加することを特徴とするアモルファス酸化物。
なおここで、室温とは０℃から４０℃程度の温度をいう。アモルファスとは、X線回折スペクトルにおいて、ハローパターンのみが観測され、特定の回折線を示さない化合物をいう。また、ここでの電子移動度は、ホール効果測定で得られる電子移動度をいう。
（ｃ） 室温での電子移動度が、０．１ｃｍ２／V・秒超であることを特徴とする上記（ａ）又は（ｂ）に記載されるアモルファス酸化物。
（ｄ） 縮退伝導を示す上記（ｂ）から（ｃ）のいずれかに記載されるアモルファス酸化物である。なお、ここでの縮退伝導とは、電気抵抗の温度依存性における熱活性化エネルギーが、３０ｍｅV以下の状態をいう。
（ｅ） Zn, In及びSnのうち、少なくとも１種類の元素を構成成分として含む上記（ａ）から（ｄ）のいずれかに記載されるアモルファス酸化物。
（ｆ） 上記（ｅ）に記載のアモルファス酸化物に、Ｚｎより原子番号の小さい２族元素Ｍ２（Ｍ２は、Ｍｇ，Ｃａ）、Ｉｎより原子番号の小さい３属元素Ｍ３（Ｍ３は、Ｂ，Ａｌ、Ｇａ、Ｙ），Ｓｎより小さい原子番号の小さい４属元素Ｍ４（Ｍ４は、Ｓｉ，Ｇｅ，Ｚｒ）、５属元素Ｍ５（Ｍ５は、Ｖ，Ｎｂ，Ｔａ）およびＬｕ、Ｗのうち、少なくとも１種類の元素を含むアモルファス酸化物膜。
上記のアモルファス酸化物に、
Ｚｎより原子番号の小さい２族元素Ｍ２（Ｍ２は、Ｍｇ，Ｃａ）、
Ｉｎより原子番号の小さい３属元素Ｍ３（Ｍ３は、Ｂ，Ａｌ、Ｇａ、Ｙ）、
Ｓｎより小さい原子番号の小さい４属元素Ｍ４（Ｍ４は、Ｓｉ，Ｇｅ，Ｚｒ）、５属元素Ｍ５（Ｍ５は、Ｖ，Ｎｂ，Ｔａ）およびＬｕ、Ｗのうち、少なくとも１種類の複合酸化物を構成する元素を添加することにより、より電子キャリア濃度を減少させることができる。
それぞれＺｎ，Ｉｎ，Ｓｎより原子番号の小さなＭ２，Ｍ３．Ｍ４元素は、Ｚｎ，Ｉｎ，Ｓｎよりイオン性が強く、そのために酸素欠陥の発生が少なく、電子キャリア濃度を低減できる。また、Ｌｕは、原子番号はＧａより大きいが、イオン半径が小さく、イオン性が強く、Ｍ３と同様の機能を果たす。Ｍ５は、プラス５価でイオン化するために、酸素との結合が強く、酸素欠陥を生じにくい。Ｗは、６価イオン化するために、酸素との結合が強く、酸素欠陥を生じにくい。
（ｇ） 結晶状態における組成がＩｎ１−ｘＭ３ｘＯ3(Ｚｎ１−ｙＭ２ｙＯ)m（０≦ｘ、ｙ≦１、mは０又は６未満の自然数）である化合物単体又はｍの異なる化合物の混合体である(a)から（ｆ）のいずれかに記載のアモルファス酸化物膜。Ｍ３たとえば、Ｇａであり、Ｍ２は例えば、Ｍｇである。
(ｈ) ガラス基板、金属基板、プラスチック基板又はプラスチックフィルム上に設けた上記(a)から（g）記載のアモルファス酸化物膜。
（ｇ） 結晶状態における組成がＩｎ１−ｘＭ３ｘＯ3(Ｚｎ１−ｙＭ２ｙＯ)m（０≦ｘ、ｙ≦１、mは０又は６未満の自然数）である化合物単体又はｍの異なる化合物の混合体である(a)から（ｆ）のいずれかに記載のアモルファス酸化物膜。Ｍ３たとえば、Ｇａであり、Ｍ２は例えば、Ｍｇである。
(ｈ) ガラス基板、金属基板、プラスチック基板又はプラスチックフィルム上に設けた上記(a)から（g）記載のアモルファス酸化物膜。
また、本発明は、（１０）上記記載のアモルファス酸化物、又はアモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタである。
なお、電子キャリア濃度が１０１８／ｃｍ３未満、１０１５／ｃｍ３超のアモルファス酸化物膜をチャネル層に用い、ソース端子、ドレイン端子及びゲート絶縁膜を介してゲート端子を配した電界効果型トランジスタを構成する。ソース・ドレイン端子間に５V程度の電圧を印加したとき、ゲート電圧を印加しないときのソース・ドレイン端子間の電流を約１０−７アンペヤにすることができる。
酸化物結晶の電子移動度は、金属イオンのｓ軌道の重なりが大きくなるほど、大きくなり、原子番号の大きなＺｎ，Ｉｎ，Ｓｎの酸化物結晶は、０．１から２００ｃｍ２／（Ｖ・秒）の大きな電子移動度を持つ。
さらに、酸化物では、酸素と金属イオンとがイオン結合している。
そのため、化学結合の方向性がなく、構造がランダムで、結合の方向が不均一なアモルファス状態でも、電子移動度は、結晶状態の電子移動度に比較して、同程度の大きさを有することが可能となる。
そのため、化学結合の方向性がなく、構造がランダムで、結合の方向が不均一なアモルファス状態でも、電子移動度は、結晶状態の電子移動度に比較して、同程度の大きさを有することが可能となる。
一方で、Ｚｎ，Ｉｎ，Ｓｎを原子番号の小さな元素で置換することにより、電子移動度は小さくなる、こうした結果により、本発明のよるアモルファス酸化物の電子移動度は、約０．０１ｃｍ２／（Ｖ・秒）から２０ｃｍ２／（Ｖ・秒）である。
上記酸化物を用いてトランジスタのチャネル層を作製する場合、トランジスタにおいて、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＨｆＯ２、又はそれらの化合物を少なくとも二つ以上含む混晶化合物をゲート絶縁膜とすることが好ましい。
ゲート絶縁薄膜とチャネル層薄膜との界面に欠陥が存在すると、電子移動度の低下及びトランジスタ特性にヒステリシスが生じる。また、ゲート絶縁膜の種類により、リーク電流が大きく異なる。このために、チャネル層に適合したゲート絶縁膜を選定する必要がある。Ａｌ２Ｏ３膜を用いれば、リーク電流を低減できる。また、Ｙ２Ｏ３膜を用いればヒステリシスを小さくできる。さらに、高誘電率のＨｆＯ２膜を用いれば、電界効果移動度を大きくすることができる。また、これらの化合物の混晶からなる膜を用いて、リーク電流、ヒステリシスが小さく、電界効果移動度の大きなＴＦＴを形成できる。また、ゲート絶縁膜形成プロセス及びチャネル層形成プロセスは、室温で行うことができるので、ＴＦＴ構造として、スタガ構造及び逆スタガ構造いずれをも形成することができる。
Ｉｎ２Ｏ３酸化物膜は、気相法により成膜でき、成膜中の雰囲気に水分を、０．１Ｐａ程度添加することにより、アモルファス膜が得られる。
また、ＺｎＯ及びＳｎＯ２は、アモルファス膜を得ることは難しいが、Ｉｎ２Ｏ３を、ＺｎＯの場合には２０原子量％程度、ＳｎＯ２の場合には、９０原子量％程度添加することによりアモルファス膜を得ることができる。特に、Ｓｎ−Ｉｎ―Ｏ系アモルファス膜を得るためには、雰囲気中に窒素ガスを０．１Ｐａ程度導入すればよい。
上記のアモルファス膜に、Ｚｎより原子番号の小さい２族元素Ｍ２（Ｍ２は、Ｍｇ，Ｃａ）、Ｉｎより原子番号の小さい３属元素Ｍ３（Ｍ３は、Ｂ，Ａｌ、Ｇａ、Ｙ），Ｓｎより小さい原子番号の小さい４属元素Ｍ４（Ｍ４は、Ｓｉ，Ｇｅ，Ｚｒ）、５属元素Ｍ５（Ｍ５は、Ｖ，Ｎｂ，Ｔａ）およびＬｕ、Ｗのうち、少なくとも１種類の複合酸化物を構成する元素を添加できる。
それにより、室温での、アモルファス膜をより安定化させることができる。また、アモルファス膜が得られる組成範囲を広げることができる。
特に、共有結合性の強い、Ｂ，Ｓｉ，Ｇｅの添加は、アモルファス相安定化に有効であるし、イオン半径の差の大きいイオンから構成される複合酸化物は、アモルファス相が安定化する。
たとえば、Ｉｎ−Ｚｎ−Ｏ系では、Inが約２０原子％超の組成範囲でないと、室温で安定なアモルファス膜は得難いが、ＭｇをＩｎと当量添加することにより、Ｉｎが約１５原子量％超の組成範囲で、安定なアモルファス膜を得ることができる。
気相法による成膜において、雰囲気を制御することにより、電子キャリア濃度が、１０１８／ｃｍ３未満、１０１５／ｃｍ３超のアモルファス酸化膜を得ることができる。
アモルファス酸化物の成膜方法としては、パルスレーザー蒸着法（ＰＬＤ法）、スパッタ法（ＳＰ法）及び電子ビーム蒸着法などの気相法を用いるのがよい。気相法の中でも、材料系の組成を制御しやすい点では、ＰＬＤ法が、量産性の点からは、ＳＰ法が適している。しかし、成膜法は、これらの方法に限られるのものではない。
（ＰＬＤ法によるＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、ガラス基板（コーニング社製1737）上にＩｎ−Ｚｎ―Ｇａ―Ｏ系アモルファス酸化物膜を堆積させた。このとき、ＩｎＧａＯ３（ＺｎＯ）及びＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をそれぞれターゲットとした。
（ＰＬＤ法によるＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、ガラス基板（コーニング社製1737）上にＩｎ−Ｚｎ―Ｇａ―Ｏ系アモルファス酸化物膜を堆積させた。このとき、ＩｎＧａＯ３（ＺｎＯ）及びＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をそれぞれターゲットとした。
成膜装置は、既述の図１１に記載されている装置を用い、成膜条件は、当該装置を用いた場合と同様とした。
基板温度は25℃である。得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、２種類のターゲットから作製したＩｎ−Ｚｎ−Ｇａ−Ｏ系膜は、いずれもアモルファス膜であることが示された。
さらに、ガラス基板上のＩｎ−Ｚｎ―Ｇａ―Ｏ系アモルファス酸化物膜のＸ線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ（Rrms）は約0.5 nmであり、膜厚は約120 nmであることが分かった。
蛍光Ｘ線（XRF）分析の結果、ＩｎＧａＯ３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとして得られた膜の金属組成比はIn : Ga : Zn = １．１ : １．１ : ０．９であった。また、ＩｎＧａＯ（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとして得られた膜の金属組成比は、In : Ga : Zn = 0.98 : 1.02 : 4であった。
成膜時の雰囲気の酸素分圧を変化させ、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとして得られたアモルファス酸化膜の電子キャリア濃度を測定した。その結果を図１に示す。酸素分圧が４．２Ｐａ超の雰囲気中で成膜することにより、電子キャリア濃度を１０１８／ｃｍ３未満に低下させることができた。この場合、基板の温度は意図的に加温しない状態でほぼ室温に維持されている。また、酸素分圧が６．５Ｐａ未満の時は、得られたアモルファス酸化物膜の表面は平坦であった。
酸素分圧が５Ｐａの時、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとして得られたアモルファス酸化膜の電子キャリア濃度は１０１６／ｃｍ３、電気伝導度は、１０−２Ｓ／ｃｍであった。また、電子移動度は、約５ｃｍ２／Ｖ・秒と推測された。光吸収スペクトルの解析から、作製したアモルファス酸化物膜の禁制帯エネルギー幅は、約3 eVと求まった。
酸素分圧をさらに大きくすると、電子キャリア濃度をさらに低下させることができた。図１に示す様に、基板温度２５℃、酸素分圧６Ｐａで成膜したＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜では、電子キャリア濃度を８×１０１５／ｃｍ３（電気伝導：約８×１０-３Ｓ／ｃｍ）に低下させることができた。得られた膜は、電子移動度が１ｃｍ２／（Ｖ・秒）超と推測された。しかし、ＰＬＤ法では、酸素分圧を６．５Ｐａ以上にすると、堆積した膜の表面が凸凹となり、ＴＦＴのチャネル層として用いることが困難となった。
ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとし、異なる酸素分圧で成膜したＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜に関して、電子キャリア濃度と電子移動度の関係を調べた。その結果を図２に示す。電子キャリア濃度が、１０１６／ｃｍ３から１０２０／ｃｍ３に増加すると、電子移動度は、約３ｃｍ２／（Ｖ・秒）から約１１ｃｍ２／（Ｖ・秒）に増加することが示された。また、ＩｎＧａＯ３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとして得られたアモルファス酸化膜に関しても、同様の傾向が見られた。
ガラス基板の代わりに厚さ２００μｍのポリエチレン・テレフタレート（ＰＥＴ）フィルムを用いた場合にも、得られたＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜は、同様の特性を示した。
（ＰＬＤ法によるＩｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系アモルファス酸化物膜の成膜）
ターゲットとして多結晶ＩｎＧａＯ３ (Ｚｎ1-xＭｇｘＯ)４(0<x≦1)を用い、ＰＬＤ法により、ガラス基板上にＩｎＧａＯ３(Ｚｎ1-xＭｇｘＯ)４(0<x≦1)膜を成膜した。
（ＰＬＤ法によるＩｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系アモルファス酸化物膜の成膜）
ターゲットとして多結晶ＩｎＧａＯ３ (Ｚｎ1-xＭｇｘＯ)４(0<x≦1)を用い、ＰＬＤ法により、ガラス基板上にＩｎＧａＯ３(Ｚｎ1-xＭｇｘＯ)４(0<x≦1)膜を成膜した。
成膜装置は、図１１に記載の装置を用いた。
被成膜基板としては、SiO2ガラス基板（コーニング社製1737）を用意した。その基板に前処理として、超音波脱脂洗浄を、アセトン、エタノール、超純水により各5分間ずつ行った後、空気中１００℃で.乾燥させた。ターゲットとしては、InGa(Zn1-xMgxO)4(x=1-0)焼結体（サイズ 20mmΦ5mmt）を用いた。
ターゲットは、出発原料In2O3：Ga2O3:ZnO:MgO（各4N試薬）を、湿式混合(溶媒：エタノール)、仮焼（1000 ℃： 2h）、乾式粉砕、本焼結（1550 ℃： 2h）を経て作製した。
成長室到達真空は、2×10-6(Pa)であり、成長中の酸素分圧は、0.8 (Pa)とした。基板温度は、室温（２５℃）で行い、ターゲットと被成膜基板間の距離は、30 (mm)であった。
なお、ＫｒＦエキシマレーザーのパワーは、１.5 (mJ/cm２/pulse)、パルス幅は、20 (nsec)、繰り返し周波数は、10 (Hz) 、照射スポット径は、1 × 1 (mm角)とした。
成膜レートは、7 (nm/min)であった。
雰囲気は酸素分圧０．８Ｐａで、基板温度は25℃である。得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系膜はアモルファス膜であることが示された。得られた膜の表面は平坦であった。
異なるｘ値のターゲットを用いて、酸素分圧０．８Ｐａの雰囲気中で成膜したＩｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系アモルファス酸化物膜の電気伝導度、電子キャリア濃度及び電子移動度のｘ値依存性を調べた。
その結果を、図４に示す。ｘ値が０．４超のとき、酸素分圧０．８Ｐａの雰囲気中で、ＰＬＤ法により成膜したアモルファス酸化物膜では、電子キャリア濃度を１０１８／ｃｍ３未満にできることが示された。また、ｘ値が０．４超のアモルファス酸化物膜では、電子移動度は、１ｃｍ２／Ｖ・秒超であった。
図４に示すように、Ｚｎを８０原子％のＭｇで置換したターゲットを使用した場合、酸素分圧０．８Ｐａの雰囲気で、パルスレーザー堆積法で得られた膜の電子キャリア濃度を１０１６／ｃｍ３未満とすることができる（電気抵抗値は、約１０-２Ｓ／ｃｍである。）。こうした膜の電子移動度は、Ｍｇ無添加膜に比べて低下するが、その程度は少なく、室温での電子移動度は約５ｃｍ２／（Ｖ・秒）で、アモルファスシリコンに比べて、１桁程度大きな値を示す。同じ条件で成膜した場合、Ｍｇ含有量の増加に対して、電気伝導度と電子移動度は、共に低下するので、Ｍｇの含有量は、好ましくは、２０原子％超、８５原子％未満（ｘにして、０．２＜ｘ＜０．８５）、より好適には０.５＜ｘ＜０．８５である。
ガラス基板の代わりに厚さ２００μｍのポリエチレン・テレフタレート（ＰＥＴ）フィルムを用いた場合にも、得られたＩｎＧａＯ３ (Ｚｎ1-xＭｇｘＯ)４(0<x≦1)アモルファス酸化物膜は、同様の特性を示した。
（ＰＬＤ法によるＩｎ２Ｏ３アモルファス酸化物膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、Ｉｎ２Ｏ３多結晶焼結体をターゲットとして、厚さ２００μｍのＰＥＴフィルム上にＩｎ２Ｏ３膜を成膜した。
（ＰＬＤ法によるＩｎ２Ｏ３アモルファス酸化物膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、Ｉｎ２Ｏ３多結晶焼結体をターゲットとして、厚さ２００μｍのＰＥＴフィルム上にＩｎ２Ｏ３膜を成膜した。
装置は、図１１に示した装置を用いた。被成膜基板として、SiO2ガラス基板（コーニング社製1737）を用意した。
この基板の前処理として、超音波脱脂洗浄を、アセトン、エタノール、超純水で各5分間ずつ行った後、空気中１００℃で乾燥させた。
ターゲットとしては、In2O3焼結体（サイズ 20mmΦ5mmt）を用いた。これは、出発原料In2O3（4N試薬）を仮焼（1000 ℃： 2h）、乾式粉砕、本焼結（1550 ℃： 2h）を経て準備した。
成長室到達真空は、2×10-6(Pa)、成長中の酸素分圧は、５ (Pa)、基板温度は室温とした。
酸素分圧は５Ｐａ、水蒸気分圧は０．１Ｐａとし、さらに、酸素ラジカル発生装置に２００Ｗを印加して、酸素ラジカルを発生させた。
ターゲットと被成膜基板間の距離は、40 (mm)、ＫｒＦエキシマレーザーのパワーは0.5 (mJ/cm２/pulse)、パルス幅は、20 (nsec)、繰り返し周波数は、10 (Hz) 、照射スポット径は1 × 1 (mm角)であった。成膜レートは、3 (nm/min)であった。
得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｏ系膜はアモルファス膜であることが示された。膜厚は、８０ｎｍであった。
得られたＩｎ−Ｏ系アモルファス酸化物膜の電子キャリア濃度は５×１０１７／ｃｍ３で、電子移動度は、約７ｃｍ２／Ｖ・秒であった。
（ＰＬＤ法によるＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、（Ｉｎ０．９Ｓｎ０．１）Ｏ３．１多結晶焼結体をターゲットとして、厚さ２００μｍのＰＥＴフィルム上にＩｎ−Ｓｎ−Ｏ系酸化物膜を成膜した。
（ＰＬＤ法によるＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜の成膜）
KrFエキシマレーザーを用いたＰＬＤ法により、（Ｉｎ０．９Ｓｎ０．１）Ｏ３．１多結晶焼結体をターゲットとして、厚さ２００μｍのＰＥＴフィルム上にＩｎ−Ｓｎ−Ｏ系酸化物膜を成膜した。
具体的には、
被成膜基板として、SiO2ガラス基板（コーニング社製1737）を用意した。
被成膜基板として、SiO2ガラス基板（コーニング社製1737）を用意した。
基板前処理として、超音波脱脂洗浄をアセトン、エタノール、超純水を用いて各5分間ずつ行った。その後、空気中１００℃で乾燥させた。
ターゲットは、In2O3-SnO2焼結体（サイズ 20mmΦ5mmt）を準備した。これは、出発原料として、In2O3-SnO2（4N試薬）を湿式混合(溶媒：エタノール)、仮焼（1000 ℃： 2h）、乾式粉砕、本焼結（1550 ℃： 2h）を経て得られる。
基板温度は室温である。酸素分圧は５（Ｐａ）、窒素分圧は、０．１（Ｐａ）とし、さらに、酸素ラジカル発生装置に２００Ｗを印加して、酸素ラジカルを発生させた。
ターゲットと被成膜基板間の距離は、30 (mm)とし、ＫｒＦエキシマレーザーのパワーは、1.5 (mJ/cm２/pulse)とした。また、パルス幅は、20 (nsec)、繰り返し周波数は、10 (Hz) 、照射スポット径は、1 × 1 (mm角)であった。成膜レートは、6 (nm/min)であった。
得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｓｎ−Ｏ系膜はアモルファス膜であることが示された。
得られたＩｎ−Ｓｎ−Ｏアモルファス酸化物膜の電子キャリア濃度は、８×１０１７／ｃｍ３で、電子移動度は、約５ｃｍ２／Ｖ・秒であった。膜厚は、１００ｎｍであった。
（ＰＬＤ法によるＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜の成膜）
被成膜基板として、SiO2ガラス基板（コーニング社製1737）を用意した。
（ＰＬＤ法によるＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜の成膜）
被成膜基板として、SiO2ガラス基板（コーニング社製1737）を用意した。
基板の前処理として、超音波脱脂洗浄をアセトン、エタノール、超純水を用いて、各5分間行った後、空気中１００℃で.乾燥させた。
ターゲットとして、(In2O3)1-x-(Ga2O3)x(X = 0-1)焼結体（サイズ 20mmΦ5mmt）を用意した。なお、例えばｘ＝０．１の場合は、ターゲットは、（Ｉｎ０．９Ｇａ０．１）２Ｏ３多結晶焼結体ということになる。
これは、出発原料：In2O3- Ga2O2（4N試薬）を、湿式混合(溶媒：エタノール)、仮焼（1000 ℃： 2h）、乾式粉砕、本焼結（1550 ℃： 2h）を経て得られる。
成長室到達真空は、2×10-6(Pa)であり、成長中の酸素分圧は、1 (Pa)とした。
基板温度は、室温で行い、ターゲットと被成膜基板間の距離は、30 (mm)、ＫｒＦエキシマレーザーのパワーは、1.5 (mJ/cm２/pulse)とした。また、パルス幅は、20 (nsec)、繰り返し周波数は、10 (Hz)、照射スポット径は、1 × 1 (mm角)であった。成膜レートは、6 (nm/min)であった。
基板温度は25℃である。酸素分圧は１Ｐａであった。得られた膜に関し、膜面にすれすれ入射Ｘ線回折（薄膜法、入射角 0.5度）を行ったところ、明瞭な回折ピークは検出されず、作製したＩｎ−Ｇａ−Ｏ系膜はアモルファス膜であることが示された。膜厚は、１２０ｎｍであった。
得られたＩｎ−Ｇａ−Ｏアモルファス酸化物膜の電子キャリア濃度は、８×１０１６／ｃｍ３で、電子移動度は、約１ｃｍ２／Ｖ・秒であった。
（Ｉｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作製（ガラス基板））
ＴＦＴ素子の作製
図５に示すトップゲート型ＴＦＴ素子を作製した。
（Ｉｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作製（ガラス基板））
ＴＦＴ素子の作製
図５に示すトップゲート型ＴＦＴ素子を作製した。
まず、ガラス基板（１）上に、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとし、酸素分圧５Ｐａの条件で、前述したPLD装置を用いて、In-Ga-Zn-O系アモルファス酸化物膜を作製した。チャンネル層（２）として用いる厚さ120nmのIn-Ga-Zn-O系アモルファス膜を形成した。
さらにその上に、チャンバー内の酸素分圧を1Pa未満にして、ＰＬＤ法により電気伝導度の大きなIn-Ga-Zn-O系アモルファス膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。
最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し（厚み：90nm、比誘電率：約15、リーク電流密度：0.5 MV/cm印加時に10-3 A/cm2）、その上に金を成膜した。そして、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。チャネル長は、５０μｍで、チャネル幅は、２００μｍであった。
ＴＦＴ素子の特性評価
図６に、室温下で測定したＴＦＴ素子の電流−電圧特性を示す。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型伝導であることが分かる。
図６に、室温下で測定したＴＦＴ素子の電流−電圧特性を示す。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型伝導であることが分かる。
これは、アモルファスIn-Ga-Zn-O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= 6 V程度で飽和（ピンチオフ）する典型的な半導体トランジスタの挙動を示した。利得特性を調べたところ、VDS = 4 V印加時におけるゲート電圧VGSの閾値は約-0.5 Vであった。
また、VG=10 V時には、IDS=1.0 × 10-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス酸化物膜内にキャリアを誘起できたことに対応する。
トランジスタのオン・オフ比は、１０３超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約7cm2(Vs)-1の電界効果移動度が得られた。作製した素子に可視光を照射して同様の測定を行なったが、トランジスタ特性の変化は認められなかった。
なお、アモルファス酸化物の電子キャリア濃度を１０１８／ｃｍ３未満にすることでＴＦＴのチャネル層として適用できる。この電子キャリア濃度としては、１０１７／ｃｍ３以下がより好ましく、１０１６／ｃｍ３以下にすると更に好ましかった。
（Ｉｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作製（アモルファス基板））
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、酸素分圧５Ｐａの雰囲気で、チャンネル層（２）として用いる厚さ120nmのＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を形成した。このとき、ＩｎＧａＯ３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとした。
（Ｉｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作製（アモルファス基板））
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、酸素分圧５Ｐａの雰囲気で、チャンネル層（２）として用いる厚さ120nmのＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜を形成した。このとき、ＩｎＧａＯ３（ＺｎＯ）組成を有する多結晶焼結体をターゲットとした。
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、ＰＬＤ法により電気伝導度の大きなＩｎ−Ｚｎ−Ｇａ−Ｏ系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）を電子ビーム蒸着法により成膜して、その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。チャネル長は、５０μｍで、チャネル幅は、２００μｍであった。ゲート絶縁膜として、Ｙ２Ｏ３（厚さ：１４０ｎｍ），Ａｌ２Ｏ３（厚さ：１３０μｍ）及びＨｆＯ２（厚さ：１４０μｍ）を用いた３種類の上記の構造を有するＴＦＴを作成した。
ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性は、図６と同様であった。すなわち、ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことから、チャネルがn型伝導であることが分かる。これは、アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= 6 V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０のときには、Ｉｄｓ＝１０−８Ａ，Ｖｇ=10 V時には、IDS=２.０ × 10-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性は、図６と同様であった。すなわち、ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことから、チャネルがn型伝導であることが分かる。これは、アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= 6 V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０のときには、Ｉｄｓ＝１０−８Ａ，Ｖｇ=10 V時には、IDS=２.０ × 10-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
トランジスタのオン・オフ比は、１０３超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約7cm2(Vs)-1の電界効果移動度が得られた。
ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで屈曲させ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。また、可視光を照射して同様の測定を行なったが、トランジスタ特性の変化は認められなかった。
ゲート絶縁膜としてＡｌ２Ｏ３膜を用いたＴＦＴでも、図６に示したものと類似のトランジスタ特性を示したが、Ｖｇ＝０のときには、Ｉｄｓ＝１０−８Ａ，Ｖｇ=10 V時には、IDS=５.0 × 10-６Aの電流が流れた。トランジスタのオン・オフ比は、１０２超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約２cm2(Vs)-1の電界効果移動度が得られた。
ゲート絶縁膜としてＨｆＯ２膜を用いたＴＦＴでも、図６に示したものと類似のトランジスタ特性を示したが、Ｖｇ＝０のときには、Ｉｄｓ＝１０−８Ａ，Ｖｇ=10 V時には、IDS=１.0 × 10-６Aの電流が流れた。トランジスタのオン・オフ比は、１０２超であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約１０cm2(Vs)-1の電界効果移動度が得られた。
（ＰＬＤ法によるＩｎ２Ｏ３アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、チャンネル層（２）として用いる厚さ８０nmのＩｎ２Ｏ３アモルファス酸化物膜を形成した。
（ＰＬＤ法によるＩｎ２Ｏ３アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、チャンネル層（２）として用いる厚さ８０nmのＩｎ２Ｏ３アモルファス酸化物膜を形成した。
さらにその上に、チャンバー内酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、ＰＬＤ法により、電気伝導度の大きなＩｎ２Ｏ３アモルファス酸化物膜及び金膜をそれぞれ30nm積層し、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜して、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In -O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= ５ V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０Ｖ時には、２×１０−８Ａ、VG=10 V時には、IDS=２.0 ×10-６Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In -O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= ５ V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０Ｖ時には、２×１０−８Ａ、VG=10 V時には、IDS=２.0 ×10-６Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
トランジスタのオン・オフ比は、約１０２であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約１０cm2(Vs)-1の電界効果移動度が得られた。ガラス基板上に作成したＴＦＴ素子も同様の特性を示した。
ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで曲げ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。
（ＰＬＤ法によるＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、チャンネル層（２）として用いる厚さ１００nmのＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜を形成した。さらにその上に、チャンバー内酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、ＰＬＤ法により、電気伝導度の大きなＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
（ＰＬＤ法によるＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、PLD法により、チャンネル層（２）として用いる厚さ１００nmのＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜を形成した。さらにその上に、チャンバー内酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、ＰＬＤ法により、電気伝導度の大きなＩｎ−Ｓｎ−Ｏ系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In -Ｓｎ−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= ６ V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０Ｖ時には、５×１０−８Ａ、VG=10 V時には、IDS=５.0 × 10-５Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ｓｎ-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In -Ｓｎ−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= ６ V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０Ｖ時には、５×１０−８Ａ、VG=10 V時には、IDS=５.0 × 10-５Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ｓｎ-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
トランジスタのオン・オフ比は、約１０３であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約５cm2(Vs)-1の電界効果移動度が得られた。ガラス基板上に作成したＴＦＴ素子も同様の特性を示した。
ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで曲げ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。
（ＰＬＤ法によるＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、実施例６に示した成膜法により、チャンネル層（２）として用いる厚さ120nmのＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜を形成した。さらにその上に、チャンバー内の酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、ＰＬＤ法により、電気伝導度の大きなＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
（ＰＬＤ法によるＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜を用いたＴＦＴ素子の作成）
図５に示すトップゲート型ＴＦＴ素子を作製した。まず、ポリエチレン・テレフタレート（ＰＥＴ）フィルム（１）上に、実施例６に示した成膜法により、チャンネル層（２）として用いる厚さ120nmのＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜を形成した。さらにその上に、チャンバー内の酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、ＰＬＤ法により、電気伝導度の大きなＩｎ−Ｇａ−Ｏ系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成した。最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成した。
ＴＦＴ素子の特性評価
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In −Ｇａ−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= ６ V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０Ｖ時には、１×１０−８Ａ、VG=10 V時には、IDS=１.0 × 10-６Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
ＰＥＴフィルム上に形成したＴＦＴの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In −Ｇａ−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS= ６ V程度で飽和（ピンチオフ）する典型的なトランジスタの挙動を示した。また、Ｖｇ＝０Ｖ時には、１×１０−８Ａ、VG=10 V時には、IDS=１.0 × 10-６Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
トランジスタのオン・オフ比は、約１０２であった。また、出力特性から電界効果移動度を算出したところ、飽和領域において約０．８cm2(Vs)-1の電界効果移動度が得られた。ガラス基板上に作成したＴＦＴ素子も同様の特性を示した。
ＰＥＴフィルム上に作成した素子を、曲率半径３０ｍｍで曲げ、同様のトランジスタ特性の測定を行ったが、トランジスタ特性に変化は認められなかった。
なお、アモルファス酸化物の電子キャリア濃度を１０１８／ｃｍ３未満にすることでＴＦＴのチャネル層として適用できる。この電子キャリア濃度としては、１０１７／ｃｍ３以下がより好ましく、１０１６／ｃｍ３以下にすると更に好ましかった。
以下、上記した実施形態に関する実施例を説明する。
なお、本発明には、第１の実施形態に記載した発明に、更に第２の実施形態を行い、更に第３の実施形態を行うような発明も当然に含まれる。また、本発明は、以下で示す実施例に何ら限定されるものではない。
Ａ 第１の本発明に関する実施例
（実施例１：アモルファスIn-Ga-Zn-O薄膜の作製）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
Ａ 第１の本発明に関する実施例
（実施例１：アモルファスIn-Ga-Zn-O薄膜の作製）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
この薄膜を利用して、図５に示すトップゲート型MISFET素子を作製する。
まず、ガラス基板（１）上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層（２）として用いる厚さ 40nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
さらにその上に、パルスレーザー堆積法により電気伝導度の大きなＩｎ2Ｏ3及び金膜をそれぞれ30nm積層し、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。
最後にゲート絶縁膜（３）として用いるY2O3膜を電子ビーム蒸着法により成膜し（厚み：100nm、比誘電率：約15）、その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成する。
特に、ドレイン端子あるいはソース端子上の少なくとも一方には、金を蒸着しないことにより、当該箇所は可視光に対して透過性を保つことができる。
また、ソース電極,ドレイン電極、ゲート電極を形成する際に、高導電率のＩＴＯをスパッタ法で形成することができる。そしてこの上には金膜などを形成しない。このような構成にすると、可視域で透明なＴＦＴを形成することができ、ディスプレイ上での駆動という面でより好ましいものとなる。
なお、ソース電極,ドレイン電極、ゲート電極は透明電極とし、それらの電極の少なくとも一つに電気的に繋がる配線自体は、電気伝導性の高い金属電極とすることが望ましい。斯かる場合は、ソース電極、ドレイン電極、あるいはゲート電極近傍において、透明電極（あるいは透明電極による配線）と、金属電極とが積層された構造を有することになる。
（実施例2 MISFET素子の作製）
上記実施例１と同様に、図５に示すトップゲート型MISFET素子を作製する。
（実施例2 MISFET素子の作製）
上記実施例１と同様に、図５に示すトップゲート型MISFET素子を作製する。
ガラス基板（１）上にチャンネル層（２）として用いる厚さ30nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
さらにその上に、パルスレーザー堆積法により、電気伝導度の大きなＳｎＯ2を40nm積層し、フォトリソグラフィー法とリフトオフ法により、ドレイン端子（５）及びソース端子（６）を形成する。
最後にゲート絶縁膜（３）として用いるTiO2 膜を電子ビーム蒸着法により成膜し（厚み：110nm、比誘電率：約11）、その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子（４）を形成する。
これにより、ドレイン端子、ソース端子の部分が、可視光に透過性をもつデバイスが提供できる。
Ｂ 第２の本発明に関する実施例
（実施例３：アモルファスIn-Ga-Zn-O薄膜の作製）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
Ｂ 第２の本発明に関する実施例
（実施例３：アモルファスIn-Ga-Zn-O薄膜の作製）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)４組成を有する多結晶焼結体をターゲットとして、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
図７に示す工程に従って、トップゲート型ＴＦＴパネルを作成する。
ａ） １２cm×１２cmのガラス基板７００上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャネル層２７０１として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
b） 基板をチャンバーから取り出す事なく、チャネル層２７０１の上にマスク２７０２をかけて、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層する。
ａ） １２cm×１２cmのガラス基板７００上に上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャネル層２７０１として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
b） 基板をチャンバーから取り出す事なく、チャネル層２７０１の上にマスク２７０２をかけて、チャンバー内酸素分圧を1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層する。
そして、ドレイン電極２７０３とソース電極２７０４を形成する。
ここではInGaO3(ZnO)４と金膜を区別して図示してはいない。
c） 基板をチャンバーから取り出す事なく、マスク２７０２を取り除いて、Y2O3膜を電子ビーム蒸着法により成膜し（厚み：10nm、比誘電率：約15）、第１のゲート絶縁膜２７０５とする。
c） 基板をチャンバーから取り出す事なく、マスク２７０２を取り除いて、Y2O3膜を電子ビーム蒸着法により成膜し（厚み：10nm、比誘電率：約15）、第１のゲート絶縁膜２７０５とする。
引き続きSiO２膜を電子ビーム蒸着法により成膜し（厚み：80nm、比誘電率：約3.8）、第２のゲート絶縁膜２７０６とする。
d） フォトレジストをコートし、ドレイン電極へのビアホール２７０７とソース電極へのビアホール２７０８のパターンを形成する。次いでゲート絶縁膜２７０５、２７０６をエッチングしてビアホール２７０７、２７０８を形成する。
ｅ） 抵抗加熱法によりAlを蒸着し、厚さ１００nmの導電層２７０９を形成する。
f） 導電層７０９をパターンニングし、ドレイン電極からの引き出し配線２７１０、ソース電極からの引き出し配線２７１１、ゲート電極２７１２を形成し工程を終了する。
d） フォトレジストをコートし、ドレイン電極へのビアホール２７０７とソース電極へのビアホール２７０８のパターンを形成する。次いでゲート絶縁膜２７０５、２７０６をエッチングしてビアホール２７０７、２７０８を形成する。
ｅ） 抵抗加熱法によりAlを蒸着し、厚さ１００nmの導電層２７０９を形成する。
f） 導電層７０９をパターンニングし、ドレイン電極からの引き出し配線２７１０、ソース電極からの引き出し配線２７１１、ゲート電極２７１２を形成し工程を終了する。
こうして、基板内には、２層のゲート絶縁層を有する、１０×１０＝１００個のＴＦＴが等間隔で配列される。
（実施例４：ＴＦＴパネルの製作）
図８、図９に示す工程に従ってトップゲート型ＴＦＴパネルを作製する。
ａ） １２cm×１２cmのガラス基板２８００上にチャネル層２８０１として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
b） 基板をチャンバーから取り出す事なく、Y2O3膜を電子ビーム蒸着法により成膜し（厚み：30nm、比誘電率：約15）、第１のゲート絶縁膜２８０２とする。
c） フォトレジスト２８０３をコートする。
d） フォトレジスト２８０３をパターンニングする。
ｅ） 第１のゲート絶縁膜２８０２を選択的にエッチングし、ドレイン電極の開口２８０４、ソース電極の開口２８０５を形成する。
f） チャンバー内酸素分圧を例えば1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ15nm積層し、第１の導電層８０６を形成する。ここではInGaO3(ZnO)４と金膜を区別して図示してはいない。
g） 第１の導電層２８０６の不要な部分をリフトオフする。
h） こうしてドレイン電極２８０７とソース電極２８０８が形成される。
ｉ） SiO２膜を電子ビーム蒸着法により成膜し（厚み：30nm、比誘電率：約3.8）第２のゲート絶縁膜２８０９とする。
j） 第２のゲート絶縁膜２８０９をパターンニングしドレイン電極へのビアホール２８１０とソース電極へのビアホール８１１を形成する。
k） 抵抗加熱法によりAlを蒸着し、厚さ１００nmの第２の導電層２８１２を形成する。
l） 第２の導電層２８１２をパターンニングし、ドレイン電極からの引き出し配線２８１３、ソース電極からの引き出し配線２８１４、ゲート電極２８１５を形成し工程を終了する。
（実施例４：ＴＦＴパネルの製作）
図８、図９に示す工程に従ってトップゲート型ＴＦＴパネルを作製する。
ａ） １２cm×１２cmのガラス基板２８００上にチャネル層２８０１として用いる厚さ120nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
b） 基板をチャンバーから取り出す事なく、Y2O3膜を電子ビーム蒸着法により成膜し（厚み：30nm、比誘電率：約15）、第１のゲート絶縁膜２８０２とする。
c） フォトレジスト２８０３をコートする。
d） フォトレジスト２８０３をパターンニングする。
ｅ） 第１のゲート絶縁膜２８０２を選択的にエッチングし、ドレイン電極の開口２８０４、ソース電極の開口２８０５を形成する。
f） チャンバー内酸素分圧を例えば1Pa未満にして、パルスレーザー堆積法により電気伝導度の大きなInGaO3(ZnO)４及び金膜をそれぞれ15nm積層し、第１の導電層８０６を形成する。ここではInGaO3(ZnO)４と金膜を区別して図示してはいない。
g） 第１の導電層２８０６の不要な部分をリフトオフする。
h） こうしてドレイン電極２８０７とソース電極２８０８が形成される。
ｉ） SiO２膜を電子ビーム蒸着法により成膜し（厚み：30nm、比誘電率：約3.8）第２のゲート絶縁膜２８０９とする。
j） 第２のゲート絶縁膜２８０９をパターンニングしドレイン電極へのビアホール２８１０とソース電極へのビアホール８１１を形成する。
k） 抵抗加熱法によりAlを蒸着し、厚さ１００nmの第２の導電層２８１２を形成する。
l） 第２の導電層２８１２をパターンニングし、ドレイン電極からの引き出し配線２８１３、ソース電極からの引き出し配線２８１４、ゲート電極２８１５を形成し工程を終了する。
基板内には１０×１０＝１００個のＴＦＴが等間隔で配列される。
本実施例に記載の構成にすれば、ゲートの短絡等の欠陥や電流の経時変化を抑制できる。即ち、本発明によれば、大面積の液晶パネルや有機ＥＬパネルの駆動に用いるのに好適な信頼性の高いＴＦＴパネルが作製できる。
Ｃ 第３の本発明に関する実施例
（実施例５：アモルファスIn-Ga-Zn-O薄膜の作製）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
Ｃ 第３の本発明に関する実施例
（実施例５：アモルファスIn-Ga-Zn-O薄膜の作製）
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、ガラス基板（コーニング社製1737）上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
図１０に示すトップゲート型MISFET素子を作製する。
まず、プラスチックフィルム（ＰＥＴ）５００１上に、本発明の一つでもある表面コート層５０１０（アモルファスチッ化シリコン層：300nm）を堆積する。
更に、上記のアモルファスIn-Ga-Zn-O薄膜の作製法により、チャンネル層５００２として用いる厚さ35nmの半絶縁性アモルファスInGaO3(ZnO)４膜を形成する。
さらにその上に、本発明の一つでもある界面パッシベーション層５１００（アモルファス酸化シリコン層：3nm）を堆積する。
更に、電気伝導度が、前記半絶縁性のアモルファス酸化物（既述の非晶質酸化物）よりもの大きなInGaO3(ZnO)４及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子５００７及びソース端子５００６を形成する。
最後にゲート絶縁膜５００３として用いるY2O3膜を電子ビーム蒸着法により成膜し（厚み：70nm、比誘電率：約15）、その上に金を成膜し、フォトリソグラフィー法とリフトオフ法により、ゲート端子５００４を形成する。
なお、上記表面コート層などの薄膜作製の実施例において、他の材料である、アモルファス酸化シリコン、酸化チタン、酸化アルミ、酸化マグネシウム、等を用いることもできる。
このようにすると、基体との密着性の改善、基体表面の凹凸を改善でき、素子のリーク電流を抑制できるという面でより好ましいものとなる。
さらに上記界面パッシベーション層などの薄膜作製の実施例において、他の材料である、アモルファスチッ化シリコン、酸化チタン、酸化アルミ、酸化マグネシウム、等を用いることもできる。
このようにすると、ゲート絶縁層を改善でき、素子のリーク電流を抑制できるという面で好ましいものとなる。
また、界面パッシベーション処理だけでも、十分な場合もある。
例えば、チャネル活性層の最表面だけを酸素プラズマ処理（Ｏ2：５sccm,20Ｗ,20sec）を行ってもゲート絶縁層との界面は改善でき、素子のリーク電流を抑制する効果がある。
もちろん、界面パッシベーション処理した後に、界面パッシベーション層を積層しても、素子のリーク電流を抑制できるという面でより好ましいものとなる。
本発明に係る透明酸化物膜をチャネル層に用いたトランジスタはＬＣＤや有機ＥＬディスプレイのスイッチング素子として好適である。また、本発明は、プラスチックフィルムをはじめとするフレキシブル素材を用いた、フレキシブル・ディスプレイをはじめ、ＩＣカードやＩＤタグなどに幅広く応用できる。
１ ガラス基板又はポリエチレン・テレフタレート（ＰＥＴ）フィルム
２ チャンネル層
３ ゲート絶縁膜
４ ゲート電極（ゲート端子）
５ ドレイン電極（ドレイン端子）
６ ソース電極（ソース端子）
２ チャンネル層
３ ゲート絶縁膜
４ ゲート電極（ゲート端子）
５ ドレイン電極（ドレイン端子）
６ ソース電極（ソース端子）
Claims (10)
- 電界効果型トランジスタであって、
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は、電子キャリア濃度が１０ １５ /ｃｍ ３ 以上、１０１８／ｃｍ３未満である非晶質酸化物を含み、前記非晶質酸化物はＩｎ−Ｚｎ−Ｇａ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｉｎ−Ｇａ−Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ−Ｏ系酸化物のうちのいずれかであり、
該ソース電極、該ドレイン電極、該ゲート電極のうち少なくとも１つが、可視域の光に対して透過性を有し、
ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が２ｃｍ２／（Ｖ・秒）超であることを特徴とする、電界効果型トランジスタ。 - 前記ソース電極、前記ドレイン電極、及び前記ゲート電極のうち少なくとも１つに接続される金属配線を更に有する、請求項１記載の電界効果型トランジスタ。
- 電界効果型トランジスタであって、
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は、電子キャリア濃度が１０ １５ /ｃｍ ３ 以上、１０１８／ｃｍ３未満である非晶質酸化物を含み、前記非晶質酸化物はＩｎ−Ｚｎ−Ｇａ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｉｎ−Ｇａ−Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ−Ｏ系酸化物のうちのいずれかであり、
前記ソース電極、前記ドレイン電極、前記ゲート電極のうち少なくとも１つの電極が、あるいは前記少なくとも１つの電極に電気的に接続されている配線が、可視域の光に対して透過性を有する第１の層と、金属である第２の層との積層構造を有し、
ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が２ｃｍ２／（Ｖ・秒）超であることを特徴とする、電界効果型トランジスタ。 - 電界効果型トランジスタであって、
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は、電子キャリア濃度が１０ １５ /ｃｍ ３ 以上、１０１８／ｃｍ３未満である非晶質酸化物を含み、前記非晶質酸化物はＩｎ−Ｚｎ−Ｇａ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｉｎ−Ｇａ−Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ−Ｏ系酸化物のうちのいずれかであり、
該ゲート絶縁膜が、該非晶質酸化物に接する第１層と、該第１層に積層されている、該第１層とは異なる材料からなる第２層とを含み構成され、
ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が２ｃｍ２／（Ｖ・秒）超であることを特徴とする、電界効果型トランジスタ。 - 前記第１の層が、ＨｆＯ２、Ｙ２Ｏ３、またはこれらを含む混晶化合物からなる絶縁層である、請求項４記載の電界効果型トランジスタ。
- 前記第１層は、前記活性層との界面特性を向上させるための界面特性向上層であり、前記第２層はリーク電流を抑制するためのリーク電流抑制層である、請求項４または５に記載の電界効果型トランジスタ。
- 電界効果型トランジスタであって、
ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は、電子キャリア濃度が１０ １５ /ｃｍ ３ 以上、１０１８／ｃｍ３未満である非晶質酸化物を含み、前記非晶質酸化物はＩｎ−Ｚｎ−Ｇａ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｉｎ−Ｇａ−Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ−Ｏ系酸化物のうちのいずれかであり、
該活性層と該ゲート絶縁膜との間にパッシベーション層を有し、
ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が２ｃｍ２／（Ｖ・秒）超であることを特徴とする、電界効果型トランジスタ。 - 前記パッシベーション層は、リーク電流を抑制するためのリーク電流抑制層である、請求項７に記載の電界効果型トランジスタ。
- 電界効果型トランジスタであって、
基板上に、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極と、活性層とを備え、
該活性層は、電子キャリア濃度が１０ １５ /ｃｍ ３ 以上、１０１８／ｃｍ３未満である非晶質酸化物を含み、前記非晶質酸化物はＩｎ−Ｚｎ−Ｇａ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｇａ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｏ系酸化物、Ｉｎ−Ｏ系酸化物、Ｉｎ−Ｇａ−Ｏ系酸化物、及びＳｎ−Ｉｎ−Ｚｎ−Ｏ系酸化物のうちのいずれかであり、
該活性層と該基板との間に表面コート層を有し、
ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が２ｃｍ２／（Ｖ・秒）超であることを特徴とする、電界効果型トランジスタ。 - 前記表面コート層は、前記基板と前記活性層との密着性を向上させる密着性向上層である、請求項９に記載の電界効果型トランジスタ。
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