JPH01171278A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01171278A JPH01171278A JP62330707A JP33070787A JPH01171278A JP H01171278 A JPH01171278 A JP H01171278A JP 62330707 A JP62330707 A JP 62330707A JP 33070787 A JP33070787 A JP 33070787A JP H01171278 A JPH01171278 A JP H01171278A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- gate
- film
- insulating film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、短ゲート長を有し、ドレイン耐圧を向上する
ための２段リセス構造を有する半導体装置の製造方法に
関するものである。
ための２段リセス構造を有する半導体装置の製造方法に
関するものである。
従来の技術
従来、短ゲート長を得るためには、電子ビーム露光装置
を用い０．３μｍ以下のゲート長を実現している。また
２段リセスは、その制御も困難でほとんど用いられてお
らず、ソース・ドレイン間を長くした構造となっている
。
を用い０．３μｍ以下のゲート長を実現している。また
２段リセスは、その制御も困難でほとんど用いられてお
らず、ソース・ドレイン間を長くした構造となっている
。
発明が解決しようとする問題点
従来の技術では、ＥＢ露光装置などを使用するためスル
ープットが悪く量産性に欠ける。またソース・ドレイン
間が縮められずソース抵抗の低減が困難であり特性の向
上がはかれない。
ープットが悪く量産性に欠ける。またソース・ドレイン
間が縮められずソース抵抗の低減が困難であり特性の向
上がはかれない。
問題点を解決するだめの手段
本発明は、従来の問題点を抑えるため、一般的な露光装
置を用いゲート部窓を形成し、第１のりセスエッチを所
望アンゲート電流値の２倍程度までとし、ゲート部窓に
側壁を形成し、実際のゲート長を短くし、第２のリセス
エッチを行なうことによシ短ゲート長の２段リセス構造
を実現するものである。２段リセス構造は、ソース・ド
レインの耐圧を向上し、ソース・ドレイン間の短縮が図
られ、素子特性の向上が図られる。
置を用いゲート部窓を形成し、第１のりセスエッチを所
望アンゲート電流値の２倍程度までとし、ゲート部窓に
側壁を形成し、実際のゲート長を短くし、第２のリセス
エッチを行なうことによシ短ゲート長の２段リセス構造
を実現するものである。２段リセス構造は、ソース・ド
レインの耐圧を向上し、ソース・ドレイン間の短縮が図
られ、素子特性の向上が図られる。
作 用
側壁形成技術と２段リセス構造により、０．３μｍ以下
のゲート長を有する高耐圧、高相互コンダクタンスの電
界効果トランジスタが実現できる。
のゲート長を有する高耐圧、高相互コンダクタンスの電
界効果トランジスタが実現できる。
実施例
以下本発明の一実施例について説明する。
第１図は、本発明の一実施例をＧａＡｓＦＥＴを例に示
した図である。
した図である。
第１図において、あらかじめキャリア濃度が４×１０
ｃＩＩＬ の第１層の８層２と３ＸＩＣ）Ｃ＋＋＋
の第２層の炉層２が形成されたＧ ａ Ａ ｓ基板３を
、通常のホトエツチング工程によりメサエッチング４を
行なう。次に全面に第１の絶縁膜であるＳｉＮ膜６を４
０００人堆積し、ＡｕＧｅ／Ｎｉ／ Ａｕ （１５００
／６ｏＯ／１０００人）のオーミック電極６を形成する
。
ｃＩＩＬ の第１層の８層２と３ＸＩＣ）Ｃ＋＋＋
の第２層の炉層２が形成されたＧ ａ Ａ ｓ基板３を
、通常のホトエツチング工程によりメサエッチング４を
行なう。次に全面に第１の絶縁膜であるＳｉＮ膜６を４
０００人堆積し、ＡｕＧｅ／Ｎｉ／ Ａｕ （１５００
／６ｏＯ／１０００人）のオーミック電極６を形成する
。
つづいて第１の絶縁膜と同性質の第２の絶縁膜７ＳｉＮ
膜を２００ｏ人堆積し、オーミック電極内側上の第２
の絶縁膜をエツチング除去してオーミック窓８を形成す
る。通常の汎用ホＩ−ＩＪソ装置によｐｏ、５〜０．６
μｍのゲート部窓開け９を行ない、第１のリセスエッチ
ングしてエツチング部１０の形成を行なう。更に、デポ
速度が１００人／ｉ程度で膜質が第１および第２の絶縁
膜と同程度の膜を、ゲート部窓の側壁１１に形成する。
膜を２００ｏ人堆積し、オーミック電極内側上の第２
の絶縁膜をエツチング除去してオーミック窓８を形成す
る。通常の汎用ホＩ−ＩＪソ装置によｐｏ、５〜０．６
μｍのゲート部窓開け９を行ない、第１のリセスエッチ
ングしてエツチング部１０の形成を行なう。更に、デポ
速度が１００人／ｉ程度で膜質が第１および第２の絶縁
膜と同程度の膜を、ゲート部窓の側壁１１に形成する。
その後第２のリセスエッチングしてエツチング部１０の
形成を行ない所望の電流値に調整後、Ｔｉ／Ｐｔ／Ａｕ
／Ａｕメツキから成るゲート電極１３を形成しＦＥＴが
完成する。
形成を行ない所望の電流値に調整後、Ｔｉ／Ｐｔ／Ａｕ
／Ａｕメツキから成るゲート電極１３を形成しＦＥＴが
完成する。
リセス第１のエツチング量は、リセス第２のエツチング
量の３倍以上であることが望ましく、第１のリセスエッ
チングは、最終目標のアンゲート電流の２倍程度となる
アンゲート電流値が得られるまで行なうことが望ましい
。そして、ゲート電極１３は、メツキ工程にて形成する
とゲート抵抗を下げることができる。そして、側壁に用
いる絶縁膜６又は６の堆積速度は１００人／分程度であ
ることが望ましい。
量の３倍以上であることが望ましく、第１のリセスエッ
チングは、最終目標のアンゲート電流の２倍程度となる
アンゲート電流値が得られるまで行なうことが望ましい
。そして、ゲート電極１３は、メツキ工程にて形成する
とゲート抵抗を下げることができる。そして、側壁に用
いる絶縁膜６又は６の堆積速度は１００人／分程度であ
ることが望ましい。
第２図は第１．第２リセスエツチングにおけるゲート幅
７０μｍにおけるソース・ドレイン耐圧および相互コン
ダクタンスの１例を示す図である。 ・この図から所望
の電流値が２５ ｍＡであれば、第１のリセスでの電流
値をｓ ｏ ｍＡとした方が耐圧、相互コンダクタンス
ともに優れていることがわかる。
７０μｍにおけるソース・ドレイン耐圧および相互コン
ダクタンスの１例を示す図である。 ・この図から所望
の電流値が２５ ｍＡであれば、第１のリセスでの電流
値をｓ ｏ ｍＡとした方が耐圧、相互コンダクタンス
ともに優れていることがわかる。
第３図はゲート幅１４０１１ｍにおけるゲート部のゲー
ト抵抗と最小雑音指数の関係を示した図である。
ト抵抗と最小雑音指数の関係を示した図である。
第３図より通常のリフトオフ法により形成されたＦＥＴ
よりもＮＦにして１ｄＢ低くなっていることがわかる。
よりもＮＦにして１ｄＢ低くなっていることがわかる。
発明の効果
本発明の半導体装置の製造方法により、側壁形成技術と
２段リセス構造を組合すことにより量産性に優れた０、
３μｍ以下のゲート長を有する高耐圧、高相互コンダク
タンスの電界効果トランジスタが実現でき、更に望まし
くはゲート抵抗をＡｕメソキ工程を用いることによシ低
減し、高周波においても優れた特性を有する電界効果ト
ランジスタが実現できた。
２段リセス構造を組合すことにより量産性に優れた０、
３μｍ以下のゲート長を有する高耐圧、高相互コンダク
タンスの電界効果トランジスタが実現でき、更に望まし
くはゲート抵抗をＡｕメソキ工程を用いることによシ低
減し、高周波においても優れた特性を有する電界効果ト
ランジスタが実現できた。
第１図は本発明の一実施例のＦＥＴの製造工程断面図、
第２図は本発明のリセス電流の相互コンダクタンス、耐
圧との関係を示す図、第３図は本発明のゲート抵抗と最
小雑音指数との関係を示す図である。 １ｏ・・・・・・第１のりセスエッチ、１２・・・・・
・第２のリセスエッチ、１１・・・・・・側壁ＳｉＮ膜
、１３・・・・・・ゲート電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｔ−
／Ｖ”／Ｗ 第２図 →？リセスのアカｑ電ヅ六勇ｌ
第２図は本発明のリセス電流の相互コンダクタンス、耐
圧との関係を示す図、第３図は本発明のゲート抵抗と最
小雑音指数との関係を示す図である。 １ｏ・・・・・・第１のりセスエッチ、１２・・・・・
・第２のリセスエッチ、１１・・・・・・側壁ＳｉＮ膜
、１３・・・・・・ゲート電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｔ−
／Ｖ”／Ｗ 第２図 →？リセスのアカｑ電ヅ六勇ｌ
Claims (1)
- ２段リセス構造を有する電界効果トランジスタの製造
において、基板の一主面に素子分離のためのメサエッチ
ングを行なう工程と、前記基板表面に第１の絶縁膜を形
成する工程と、電界効果トランジスタのソース・ドレイ
ン領域にオーミック電極を形成する工程と第２の絶縁膜
を全面に堆積する工程と前記オーミック電極パターンの
内側上の前記第２の絶縁膜を除去する工程と、電界効果
トランジスタのゲート部上の絶縁膜をエッチングしゲー
ト部窓を形成する工程と、前記ゲート部窓の露出した基
板表面をリセスエッチングする第１のエッチング工程と
、前記ゲート部窓の側壁に第１の絶縁膜または第２の絶
縁膜と同性質の第３の絶縁膜を形成する工程と、再び前
記側壁膜を有するゲート部窓の露出した基板表面をエッ
チングする第２のエッチング工程と、前記ゲート窓部に
ゲート電極を形成する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62330707A JP2558766B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62330707A JP2558766B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01171278A true JPH01171278A (ja) | 1989-07-06 |
| JP2558766B2 JP2558766B2 (ja) | 1996-11-27 |
Family
ID=18235663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62330707A Expired - Lifetime JP2558766B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558766B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151980A (ja) * | 1984-08-22 | 1986-03-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62217671A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 電界効果型トランジスタの製造方法 |
-
1987
- 1987-12-25 JP JP62330707A patent/JP2558766B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151980A (ja) * | 1984-08-22 | 1986-03-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62217671A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 電界効果型トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2558766B2 (ja) | 1996-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03248439A (ja) | 化合物半導体装置の製造方法 | |
| JPH0472381B2 (ja) | ||
| JPH01171278A (ja) | 半導体装置の製造方法 | |
| JPH0797634B2 (ja) | 電界効果トランジスタとその製造方法 | |
| JPS6215861A (ja) | 半導体装置の製造方法 | |
| JPS609171A (ja) | 半導体装置の製造方法 | |
| JPH0845962A (ja) | 半導体装置の製造方法 | |
| JP2607310B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS6292478A (ja) | 半導体装置の製造方法 | |
| JPS6088444A (ja) | 立体配線の形成方法 | |
| JPH0226790B2 (ja) | ||
| JPS63197380A (ja) | 接合型電界効果トランジスタの製造方法 | |
| JPH08288306A (ja) | 電界効果型トランジスタのゲート電極形成方法 | |
| JPH02220449A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS6051263B2 (ja) | 半導体装置の製造方法 | |
| JPS6258154B2 (ja) | ||
| JPS61290777A (ja) | シヨツトキ−ゲ−ト電極を製造する方法 | |
| JPS6314478A (ja) | 電界効果トランジスタの製造方法 | |
| JPS62291973A (ja) | 半導体装置の製造方法 | |
| JPH06124963A (ja) | 電界効果トランジスタの製造方法 | |
| JPH03203246A (ja) | 半導体装置の製造方法 | |
| JPH0621102A (ja) | 電界効果トランジスタの製造方法 | |
| JPH02156544A (ja) | ＧａＡｓ ＭＥＳＦＥＴの製造方法 | |
| JPS5816344B2 (ja) | シヨツトキバリヤゲ−トガタデンカイコウカトランジスタノセイゾウホウホウ | |
| JPS633415A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 12 |