JPH01201928A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01201928A JPH01201928A JP63025789A JP2578988A JPH01201928A JP H01201928 A JPH01201928 A JP H01201928A JP 63025789 A JP63025789 A JP 63025789A JP 2578988 A JP2578988 A JP 2578988A JP H01201928 A JPH01201928 A JP H01201928A
- Authority
- JP
- Japan
- Prior art keywords
- circuit pattern
- semiconductor chip
- chip
- semiconductor device
- case
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ケース内に収納された半導体チップを備えた
半導体装置に関する。
半導体装置に関する。
従来、この種の半導体装置は第２図に示すように構成さ
れている。これを同図に基づいて説明すると、同図にお
いて、符号１で示すものはケース２内に収納され一例の
面に回路パターン（図示せず）を有する半導体チップ、
３はこの半導体チップ１の電極４にワイヤ５を介して接
続され前記ケース２外にその一部が露呈するリードであ
る。また、６は前記ケース２の開口部を閉塞するキャッ
プである。
れている。これを同図に基づいて説明すると、同図にお
いて、符号１で示すものはケース２内に収納され一例の
面に回路パターン（図示せず）を有する半導体チップ、
３はこの半導体チップ１の電極４にワイヤ５を介して接
続され前記ケース２外にその一部が露呈するリードであ
る。また、６は前記ケース２の開口部を閉塞するキャッ
プである。
このように構成された半導体装置を組み立てるには、ケ
ース２内に電極４が上方に位置するように半導体チップ
１を収納し、この半導体チップ１の電極４とリード３を
接続した後、キャップ６によってケース２の開口部を閉
塞することにより行う。
ース２内に電極４が上方に位置するように半導体チップ
１を収納し、この半導体チップ１の電極４とリード３を
接続した後、キャップ６によってケース２の開口部を閉
塞することにより行う。
とごろで、従来の半導体装置においては、半導体装ノブ
１の一側に回路パターン（図示せず）と電極４を設けた
ものであるため、近年の高集積化に伴い電極４の個数が
増加すると、チップの外形寸法を大きくする必要が生じ
、装置が大型化するという問題があった。そこで、電極
４の外形寸法を小さくすることが考えられるが、この場
合ワイヤボンディング時にワイヤ５が所定の接続位置と
回路パターンに跨がって接続されることになり、回路パ
ターンが損傷するという不都合があった。
１の一側に回路パターン（図示せず）と電極４を設けた
ものであるため、近年の高集積化に伴い電極４の個数が
増加すると、チップの外形寸法を大きくする必要が生じ
、装置が大型化するという問題があった。そこで、電極
４の外形寸法を小さくすることが考えられるが、この場
合ワイヤボンディング時にワイヤ５が所定の接続位置と
回路パターンに跨がって接続されることになり、回路パ
ターンが損傷するという不都合があった。
本発明はこのような事情に鑑みなされたもので、ワイヤ
ボンディングをする場合のパターン損傷を防止すること
ができると共に、装置全体の小型化を図ることができる
半導体装置を提供するものである。
ボンディングをする場合のパターン損傷を防止すること
ができると共に、装置全体の小型化を図ることができる
半導体装置を提供するものである。
本発明に係る半導体装置は、ケース内に収納された半導
体チップを回路バクーンと反対側に設けられた電極およ
びこの電極と回路パターンに接続された導電部をもつチ
ップによって構成し、この導電部は半導体チップを貫通
する貫通孔内に絶縁層を介して設けられているものであ
る。
体チップを回路バクーンと反対側に設けられた電極およ
びこの電極と回路パターンに接続された導電部をもつチ
ップによって構成し、この導電部は半導体チップを貫通
する貫通孔内に絶縁層を介して設けられているものであ
る。
〔作 用〕
本発明においては、電極の個数が増加しても半導体チッ
プの外形寸法を大きい寸法に設定する必要がなくなり、
またワイヤボンディングをする場合にワイヤの接続を回
路パターンと反対側で行うことができる。
プの外形寸法を大きい寸法に設定する必要がなくなり、
またワイヤボンディングをする場合にワイヤの接続を回
路パターンと反対側で行うことができる。
以下、本発明の構成等を図に示す実施例によって詳細に
説明する。第１図は本発明に係る半導体装置を示す断面
図で、同図において第２図と同一の部材については同一
の符号を付し、詳細な説明は省略する。同図において、
符号１１で示すものは一方の面に回路パターン（図示せ
ず）を有する半導体チップで、前記回路パターン（図示
せず）と反対側に設げられた多数の電極１２およびこれ
ら電極１２と前記回路パターン（図示せず）に接続され
たアルミニウム等の導電部１３を有し、前記ケース２の
内部に収納されている。この半導体装ツブ１１の導電部
１３はチップを貫通する貫通孔１４内に絶縁層１５を介
して設けられている。
説明する。第１図は本発明に係る半導体装置を示す断面
図で、同図において第２図と同一の部材については同一
の符号を付し、詳細な説明は省略する。同図において、
符号１１で示すものは一方の面に回路パターン（図示せ
ず）を有する半導体チップで、前記回路パターン（図示
せず）と反対側に設げられた多数の電極１２およびこれ
ら電極１２と前記回路パターン（図示せず）に接続され
たアルミニウム等の導電部１３を有し、前記ケース２の
内部に収納されている。この半導体装ツブ１１の導電部
１３はチップを貫通する貫通孔１４内に絶縁層１５を介
して設けられている。
このように構成された半導体装置おいては、電極１２と
回路パターン（図示せず）とが互いに反対側のチップ面
上に位置するものであるから、電極１２の個数が増加し
ても半導体チップ１１の外形寸法を大きい寸法に設定す
る必要がなくなり、またワイヤボンディングをする場合
にワイヤ５の接続を回路パターン（図示せず）と反対側
で行うことができる。
回路パターン（図示せず）とが互いに反対側のチップ面
上に位置するものであるから、電極１２の個数が増加し
ても半導体チップ１１の外形寸法を大きい寸法に設定す
る必要がなくなり、またワイヤボンディングをする場合
にワイヤ５の接続を回路パターン（図示せず）と反対側
で行うことができる。
次に、本発明における半導体チップ１１に導電部１３を
設ける方法について説明する。
設ける方法について説明する。
先ず、予めその一方の面にトランジスタ（図示せず）が
形成された半導体チップ１１にドライエツチング法によ
って貫通孔１４を設ける。次に、この貫通孔１４内に熱
酸化等によって絶縁層１５を形成する。そして、この絶
縁層１５上に藤着法あるいはスパッタ法によって導電部
１３を設ける。
形成された半導体チップ１１にドライエツチング法によ
って貫通孔１４を設ける。次に、この貫通孔１４内に熱
酸化等によって絶縁層１５を形成する。そして、この絶
縁層１５上に藤着法あるいはスパッタ法によって導電部
１３を設ける。
このようにして、半導体チップＩＩに導電部１３を設け
ることができる。
ることができる。
なお、本実施例においては、半導体チップ１１の配線層
が一層である場合を示したが、本発明は多層の配線層で
も可能である。
が一層である場合を示したが、本発明は多層の配線層で
も可能である。
また、本実施例においては、ワイヤボンディング方式の
半導体装置に適用する例を示したが、本発明にこれに限
定されるものではなく、フェイスダウン方式の半導体装
置に適用できることは勿論である。
半導体装置に適用する例を示したが、本発明にこれに限
定されるものではなく、フェイスダウン方式の半導体装
置に適用できることは勿論である。
以上説明したように本発明によれば、ケース内に収納さ
れた半導体チップを回路パターンと反対側に設けられた
電極およびこの電極と回路パターンに接続された導電部
をもつ千ノブによって構成し、この導電部は半導体チッ
プを貫通する貫通孔内に絶縁層を介して設けられている
ので、電極の個数が増加しても半導体チップの外形寸法
を大きい寸法に設定する必要がなくなり、装置全体の小
型化を図ることができる。また、ワイヤボンディングを
する場合にワイヤの接続を回路パターンと反対側で行う
ことができるから、従来のようにワイヤホンティング時
にワイヤが所定の接続位置と回路パターンに跨がって接
続されることがなくなり、回路パターンの損傷を確実に
防止することができる。
れた半導体チップを回路パターンと反対側に設けられた
電極およびこの電極と回路パターンに接続された導電部
をもつ千ノブによって構成し、この導電部は半導体チッ
プを貫通する貫通孔内に絶縁層を介して設けられている
ので、電極の個数が増加しても半導体チップの外形寸法
を大きい寸法に設定する必要がなくなり、装置全体の小
型化を図ることができる。また、ワイヤボンディングを
する場合にワイヤの接続を回路パターンと反対側で行う
ことができるから、従来のようにワイヤホンティング時
にワイヤが所定の接続位置と回路パターンに跨がって接
続されることがなくなり、回路パターンの損傷を確実に
防止することができる。
第１図は本発明に係る半導体装置を示す断面図、第２図
は従来の半導体装置の局部を断面して示す斜視図である
。 ２・・・・ケース、３・・・・リード、１１・・・・半
導体チップ、１２・・・・電極、１３・・・・導電部、
１４・・・・貫通孔、１５・・・・絶縁層。
は従来の半導体装置の局部を断面して示す斜視図である
。 ２・・・・ケース、３・・・・リード、１１・・・・半
導体チップ、１２・・・・電極、１３・・・・導電部、
１４・・・・貫通孔、１５・・・・絶縁層。
Claims (1)
- ケース内に収納され一側の面に回路パターンを有する
半導体チップと、この半導体チップの電極に接続され前
記ケース外にその一部が露呈するリードとを備えた半導
体装置において、前記半導体チップを前記回路パターン
と反対側に設けられた電極およびこの電極と前記回路パ
ターンに接続された導電部をもつチップによって構成し
、この導電部は前記半導体チップを貫通する貫通孔内に
絶縁層を介して設けられていることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025789A JPH01201928A (ja) | 1988-02-08 | 1988-02-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025789A JPH01201928A (ja) | 1988-02-08 | 1988-02-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01201928A true JPH01201928A (ja) | 1989-08-14 |
Family
ID=12175598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025789A Pending JPH01201928A (ja) | 1988-02-08 | 1988-02-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01201928A (ja) |
-
1988
- 1988-02-08 JP JP63025789A patent/JPH01201928A/ja active Pending
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