JPH01292546A - メモリイニシャライズ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリを高速でイニシャライズするメモリイニ
シャライズ装置に関する。

〔従来の技術〕

従来、この種のメモリイニシャライズ方式、においては
、メモリに対するそのイニシャライズ動作はメモリ空間
で書込動作を繰り返すことにより行われていた。すなわ
ち、バス上にアドレスおよび全て“０”のデータが繰り
返し送られる。そして、主記憶装置は、バス上の要求が
自装置であることを知ると、これらのアドレスおよびデ
ータを取り込み、順にメモリに書き込み、これによりイ
ニシャライズが行われた。この場合の書込方法は単に従
来の方式が用いられ、メモリの０番地から最上位のアド
レスまで全て０のデータが書き込まれるようになされて
いた。

〔発明が解決しようとする課題〕

しかしながら、このような従来の方式では、複数のアド
レスをバス上に同時にのせることができず、これらのア
ドレスを１つづつ順に送出しなければならなかった。例
えば、主記憶装置のアドレスをＸワードとし、このよう
な主記憶装置がｎ枚バスに接続されたとすると、アドレ
スとデータを送る動作は全部でｎｘｘ回必要になる。す
なわち、従来のメモリイニシャライズ方式によるとその
目的を達するまでに非常に時間がかかるという欠点があ
った。更に、この動作の間はバスを占有していることに
なるので、システム全体の立上げ速度も低下するという
問題があった。

そこで本発明の目的は、メモリイニシャライズコマンド
を発生し、これに基づいて最下位から最上位、までのア
ドレスと金て０″のデータを作成しメモリイニシャライ
ズを実施できるメモリイニシャライズ装置を提供するこ
とにある。　　　　　。

〔課題を解決するための手段〕

本発明のメモリイニシャライズ装置は、共通システムバ
スに接続された複数の主記憶装置において、システムの
立上げ時にメモリをイニシャライズするためのコマンド
を発生するメモリイニシャ・　ライズコマンド発生手段
を具備し、このメモリイニシャライズコマンド発生手段
からのメモリイニシャライズコマンドを受けてこれを解
析するコマンド解析部と、このコマンド解析部の解析結
果により上記主記憶装置の最下位から最上位までのアド
レス信号を作成するアドレス作成部と、同様に上記解析
結果により全て０の書込データを作成し、上記主記憶装
置のイニシャライズに供するデータ作成部と、イニシャ
ライズ動作が終了するまで上記共通システムバスにビジ
ー表示を行う応答部とにより構成されたメモリイニシャ
ライズ制御部を具備している。

従って、本発明によるメモリイニシャライズ装置を用い
ると、メモリイニシャライズコマンド発生手段がメモリ
イニシャライズコマンドを発生し、このコマンドをコマ
ンド解析部が解析する。そしてその解析結果によりアド
レス作成部と書込データ作成部が主記憶装置の最下位か
ら最上位までのアドレス信号と金て０の書込データを作
成する。

そしてこれにより、上記複数の主記憶装置が初期化され
る。このようにして、従来のノくスを用い高速でメモリ
をイニシャライズできる。またメモリ書込要求でなくコ
マンドによりメモリイニシャライズを行うので、バスの
使用時間を大幅に減らすことができる。

〔実施例〕

以下実施例につき本発明の詳細な説明する。

第１図は本発明によるメモリイニシャライズ装置を具備
する主記憶装置を示すプロ・ツク図である。

図において、図示しないメモリイニシャライズコマンド
発生手段からバス１１を介して主記憶装置１２にメモリ
イニシャライズコマンド１３が与えられる。そしてこの
メモリイニシャライズコマンド１３はイニシャライズ制
御部１４に取り込まれる。この場合のメモリイニシャラ
イズコマンド１３は従来のコマンドと同様の形式でバス
１１を介して送られて来るもので、バスの仕様は従来と
同様である。このメモリイニシャライズコマンド１３を
受けたイニシャライズ制御部１４は、次に説明するよう
に、これを解析してＲＡＭＡｌＢ１２そのアドレスの最
下位から最上位までのアドレス信号１７と、全てＯの書
込データ１８を作成する。

これにより、ＲＡＭＡｌＢ１２ニシャライズされる。な
お、主記憶制御部１９は、ＲＡＭＡｌＢ１２びイニシャ
ライズ制御１１１４の動作を制御し、またバス１１と制
御信号２０をやりとりする。

第２図は、第１図のイニシャライズ制御部１４の内部構
成を示すブロック図である。

図において、コマンド解析部２１は、第１図に示したバ
ス１１を介してメモリイニシャライズコマンド１３を受
けると、これを解析する。そして、このメモリイニシャ
ライズコマンド１３がメモリイニシャライズ要求と判断
すると、制御信号２２を制御部２３に送出し、これを起
動する。これにより制御部２３は、データ作成部２４、
アドレス作成部２５に制御信号２６を送り、これらを起
動する。データ作成部２４は、全て“０”のデータ２７
を作成し、アドレス作成部２５は、ＲＡＭＡｌＢ１２下
位から最上位までのアドレス信号２８を作成する。これ
により、ＲＡＭＡｌＢ１２アドレス信号２８に従ってデ
ータ２７が書き込まれる。

更に、コマンド解析部１３は、応答部２９に制御信号３
１を送り、これを受けた応答部２９は、イニシャライズ
動作が終了するまで、バス１１にビジー表示を行う。

第３図は本実施例により複数の主記憶装置をイニシャラ
イズするときの動作フローを表わしたものである。

図において、主記憶装置４１ｏ・・・・・・４１ｎにメ
モリイニシャライズコマンド１３が取り込まれる（ステ
ップ■）。このメモリイニシャライズコマンド１３がイ
ニシャライズ制御部１４により解析され、それにより作
成されたアドレス信号２８とデータ２７がＲＡＭＡｌＢ
１２られ、イニシャライズ動作が開始される（ステップ
■）。ＲＡＭＡｌＢ１２下位から最上位のアドレスにデ
ータ２７が書き込まれ、イニシャライズ終了応答が出さ
れる（ステップ■）。そして全動作が終了する。

〔発明の効果〕

このように本発明のメモリイニシャライズ装置は、メモ
リイニシャライズ手段からのメモリイニシャライズコマ
ンドをコマンド解析部が解析し、その結果によりアドレ
ス作成部と書込データ作成部がそれぞれＲＡＭ部の最下
位から最上位までのアドレス信号と金て０の書込データ
を作成し、これらの信号によりＲＡＭ部をイニシャライ
ズすることにより、従来のバスを使用してメモリイニシ
ャライズを高速で実現できる効果がある。更に、このメ
モリイニシャライズ装置は、従来のようにメモリ書込要
求によりメモリイニシャライズを行うのでなく、コマン
ドにより実行するので、バスの使用時間を大幅に低減で
きる効果がある。

【図面の簡単な説明】

第１図は本発明によるメモリイニシャライズ装置を具備
する主記憶装置を示すブロック図、第２図は第１図のイ
ニシャライズ制御部の内部構成を示すブロック図、第３
図は本発明のメモリイニシャライズ動作を示す動作フロ
ー図である。 １２・・・・・・主記憶装置、 １４・・・・・・イニシャライズ制御部、１６・・・・
・・ＲＡＭ部、 ２１・・・・・・コマンド解析部、 ２４・・・・・・データ作成部、 ２８・・・・・・アドレス作成部、 ３１・・・・・・応答部。 出　　願　　人 日本電気株式会社 甲府日本電気株式会社

Claims (1)

【特許請求の範囲】
1. 　共通システムバスに接続された複数の主記憶装置にお
   いて、システムの立上げ時にメモリをイニシャライズす
   るためのコマンドを発生するメモリイニシャライズコマ
   ンド発生手段を具備し、このメモリイニシャライズコマ
   ンド発生手段からのメモリイニシャライズコマンドを受
   けてこれを解析するコマンド解析部と、このコマンド解
   析部の解析結果により前記主記憶装置の最下位から最上
   位までのアドレス信号を作成するアドレス作成部と、同
   様に、前記解析結果により全て０の書込データを作成し
   、前記主記憶装置のイニシャライズに供するデータ作成
   部と、イニシャライズ動作が終了するまで前記共通シス
   テムバスにビジー表示を行う応答部とにより構成された
   メモリイニシャライズ制御部とを具備することを特徴と
   するメモリイニシャライズ装置。