JPH01307246A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は２層以上のＡ交配線等を有する半導体装置の製
造方法に関するものである。

（従来の技術） 従来の多層配線構造を有する半導体装置の製造方法では
、第２図のように、シリコン基板１の上に絶縁膜２を形
成し、この上に第１のＡ交配線層を成膜し、通常の７オ
トリソエ程によって、第１Ａ立配線３を形成する０次に
層間絶縁膜４を通常のＣＶＤ法、スパッタ法、あるいは
スピンコード法等を用いて形成し、所定の位置に上層の
第２のＡＵ配線とのコンタクトホール５をレジストパタ
ーニング後、ＲＩＥ等によって開口する。

その後、第２のＡ交配線層を成膜し、通常のフォトリン
工程によって第２ｋｌ配線６を形成し、シンタリングを
行うことにより、第１ＡＩ配線との電気的な接続を行っ
ている。

（発明が解決しようとしている課題） しかしながら、上記従来例では、第１ＡＩＬ配線３を形
成した後、層間絶縁膜４を形成する工程において３００
℃以上の熱処理、きるいは同等の熱工程が必要である。

このため、第３図に示すように第１ＡＩ配線３の表面の
ヒロック８１の成長によって層間絶縁ＩｇＩ４の表面は
５０００人を超えるような凸部ができてしまう、このよ
うな表面状態において、第２Ａｌ配線とのコンタクトホ
ール５を開口しようとすると、レジストパターニングに
おいて凸部のレジストアの厚さが平坦部に比べて著しく
薄くなってしまう、これは、この後のＲＩＥによるエツ
チングにおいて、居間絶縁膜４とレジストアとの選択比
が大きく取れないこともあり、凸部のレジストがＲＩＥ
によるエツチングが進むにつれて消失し、居間絶縁膜４
がエツチングされてしまう原因となる。

このため、第１Ａｌｌ配線層３と第２Ａｌ配線層６との
耐圧が低下したリショートしてしまうことが問題であっ
た。

（課題を解決するための手段） 本発明によれば、層間絶縁膜の形成とコンタクトホール
の開口を２回に分け、第１の居間絶縁膜を形成後に第１
のコンタクトホールを開口し、この後節２の層間絶縁膜
を形成し、第１のコンタクトホールと同じ位置に第２の
コンタクトホールの開口を行うことにより、第１ＡＩ配
線のヒロックによる居間絶縁膜の耐圧の低下、あるいは
第１Ａｉ配線と第２Ａｌｌ配線間のショートを防止する
ことができる。

（実施例） 第１図（Ｊｌ）〜（ｆ）に本発明による半導体装置の製
造方法の一実施例を示す。

第１図（ａ）に示すように、シリコン基板ｌの上に絶縁
ｌＩ２が形成された後、スパッタ法によりＡｎまたはＡ
見合金（以下Ａ！Ｌとして述べる）を全面に６０００人
〜１００００Ａｔ膜し、レジストパターニング後１通常
のドライエツチング法によって所定の第１Ａ皇配線層３
を形成する。

次にＰ−ＣｖＤによりＰＳＧＩｇＩを２０００〜６００
０人堆積させ、第１図（ｂ）に示すように第１の層間絶
縁ＷＪ４１を形成する。この時基板１には３００℃以上
の熱がかかるために第１Ａｉ配線３の表面にはヒロック
８１が成長し、第１の居間絶縁膜４１の表面に凸部８２
が出来てくる。

この後、第１図（Ｃ）に示すようにレジストアを１＃Ｌ
ｍｘ１．５＃Ｌｍ厚に塗布し、所定のマスクを用いて露
光現像を行う。

この時、層間絶縁１１４１の凸部８２上のレジストアの
厚膜は平坦部の膜厚に比べて薄くなっている。

次に、第１図（ｄ）に示すように０２　Ｆ、。

ＣＨＦ３を用いたドライエツチングで居間絶縁膜４１の
レジストパターニングされた所定部分をエツチングして
第１のコンタクトホール５１を開口する。この時のドラ
イエツチング条件では層間絶縁膜（ＰＳＧ膜）４１とレ
ジストアとのエツチングの選択比は５〜１０：ｌである
ため、凸部８２の高さによってはエツチング中に凸部８
２上のレジストが消失し、この部分の層間絶縁膜４１が
エツチングされてしまう、（凹部８２°）次に第１図（
ｅ）に示すように第２の層間絶縁膜４２として常圧ＣＶ
ＤによりＰＳＧを３０００〜５０００人堆積させた後、
第２のコンタクトホール５２をコンタクトホール５１と
同位置に前述と同様の方法で開口する。この時のドライ
エツチングによるエツチング量はｆｆ１２層間絶縁膜４
２を除去するのに必要なだけ行えば良い。

また、第２のコンタクトホール５２の大きさは、第１の
コンタクトホール５１と同じ゛でも異なっていても構わ
ず、第１層間ｇ４１．第２層間膜４２のバランス、成膜
方法等により、適切な値を選択する０例えば、第１層間
１ｌｉ４１が４０００人（ＰＣＶＤ−ＰＳＧ）、第２層
間膜４２が３０００人（常圧ＣＶＤ−ＰＳＧ）　であっ
たなら、第１コンタクトホール５２は第２コンタクトホ
ール５１の２ｐｍオーバーサイズ（コンタクトホール中
心が同じ位置）とすることにより。

第１Ａ見配線３と第２Ａｌｌ配線６とのコンタクトホー
ルを形成できる。

最後に第２Ａ見配線膜をスパッタリング法に士リ６００
０−１２０００人成膜し、レジストパターニング後ＲＩ
Ｅによって所定の位置に第２Ａｌ配線６を形成する。（
第１図（ｆ））以１の実施例は金属配線層が２層の場合
であるが、本発明は３層以上の金属配線層を有する半導
体装置を製造する場合にも適用できる。すなわち、各層
間絶縁膜の形成に際し、上記実施例と同様の工程を行う
ことにより、同様に良好な半導体装置を製造することが
出来る。

（発明の効果） 以上説明したように多層配線の層間絶縁膜を形成する工
程とコンタクトホールを開口する工程を２回に分けて行
うことにより、第１コンタクトホール５１、第２コンタ
クトホール５２（第１図（ｅ）参照）とにバターニング
工程を分けることができ、各エツチング時間は従来の方
法に比べ、約半分（第１、第２層間絶縁膜の各膜厚に比
例して分割される）に抑えることができる。

従って、下層ＡＪｌ配線表面のヒロック８１（第１図（
ｃ）参照）によって出来る層間絶縁膜４１の凸部８２上
のレジストアが薄くなってもレジストが消失することを
防ぐことができる。

また、レジストアが消失し、ヒロック上の居間絶縁膜が
エツチングされ、ヒロック８１が露出した場合でも第２
層間絶縁膜によって被覆されるため配線間のショートを
起すことはない。

第２コンタクトホールのエツチングにおいても上記と同
様の効果があり、さらにヒロック上の第１層間絶縁膜が
エツチングされてしまった場合、ヒロックによる凸部の
高さはエツチングされた分だけ平坦化されており、第２
コンタクトホールのエツチングではより好ましい条件に
なっている。　また、コンタクトホールの開口を２回に
分けて行うため、各コンタクトホールをパターニングす
る居間絶ｔ＆膜の膜厚を薄くすることができ。

そのため、アライメント精度、最小コンタクトホールサ
イズもより高精度、微細化することが可能となる。　さ
らに、第１、第２のコンタクトホールのサイズはどちら
か一方でコンタクトホールサイズを決定し、もう一方の
サイズを大きくすれば、第２Ａｌ配線層のコンタクトホ
ール内への埋込を容易にすることも出来る。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明による半導体装置の製造
方法の一実施例の工程を示した断面図。 第２図は従来のＡ文多層配線を有する半導体装置の断面
図である。 第３図は生成したヒロックとレジスト層を示す断面図。 １、シリコン基板 ２、絶縁膜 ３、第１Ａｉ配線 ４、層間絶縁膜 ５、コンタクトホール ６、第２Ａｌｌ配線 ７、レジスト ４１、第１層間絶縁膜 ４２、第２Ｐ！！間絶縁膜 ５１、第１コンタクトホール ５２、第２コンタクトホール ８１、ヒロック ８２、ヒロックによる居間絶縁膜の凸部８２°、居間絶
縁膜の凹部

Claims (1)

1. 【特許請求の範囲】 　半導体基板上に２層以上の金属配線層が層間絶縁膜を
   介して設けられている半導体装置を製造する方法におい
   て、 各層間絶縁膜の形成を２回に分けて行い、まず、第１の
   層間絶縁膜を形成し、該絶縁膜に、第１のコンタクトホ
   ールを開口し、しかる後に第２の層間絶縁膜を形成し、
   該絶縁膜の前記第１のコンタクトホールに対応する位置
   に、第２のコンタクトホールを開口することを特徴とす
   る半導体装置の製造方法。