JPH02134830A - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

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JPH02134830A
JPH02134830A JP63289450A JP28945088A JPH02134830A JP H02134830 A JPH02134830 A JP H02134830A JP 63289450 A JP63289450 A JP 63289450A JP 28945088 A JP28945088 A JP 28945088A JP H02134830 A JPH02134830 A JP H02134830A
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Japan
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undoped
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Akira Saito
昭 斉藤
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NEC Corp
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NEC Corp
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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having one-dimensional [1D] charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタに関し、特にヘテロ接合
型電界効果トランジスタに関する。
〔従来の技術〕
従来、ヘテロ接合型電界効果トランジスタは、ＨＥＭＴ
等にもみられる如く、例えばアンドープＧａＡｓ層上に
不純物をドープしたＡ！２ＧａＡｓ層を成長させ、ヘテ
ロ接合を形成することで２次元的な電子分布を形成し、
散乱を３次元から２次元に制限してキャリアの易動度、
飽和速度を向上させている。
〔発明が解決しようとする課題〕
上述した従来のへテロ接合型電界効果トランジスタは、
接合と平行な面では散乱は抑制されないので、２次元の
散乱によって易動度、飽和速度が制限される。
〔課題を解決するための手段〕
本発明は、アンドープでバンドギャップの小さい第１半
導体層上に該第１半導体層よりもバンドギャップの大き
い第２半導体層を有するヘテロ接合型電界効果ｌ・ラン
ジスタにおいて、前記第２半導体層にゲートと直交する
方向に０．０１〜０．５μｍの幅をもつ短冊状の不純物
ドープ領域を間隔をおいて複数本並列に設けたことを特
徴とする。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
第１図（ａ）、（ｂ）は本発明の第１の実施例の平面図
及びＡ−Ａ’線断面図である。
半絶縁性基板１の上にアンドープＧａＡｓ層２、アンド
ープＡＪＩＩ−ｘＧａ）（Ａｓ層３を順次堆積する。ソ
ースからドレイン５までゲート７を直角に横切るように
不純物ドープＡ　１１−Ｘ　Ｇ　ａｘＡｓ層６を０．０
１〜０．５μｍの幅で平行に複数本埋込む。この上にゲ
ート７を設ける。
不純物ドープＡ　！；ｌ　ｌ−Ｘ　Ｇ　ａ　ｘ　Ａ　５
層６は、不純物濃度が深さ方向に一定でなくても良いの
で、イオン注入によって形成しても良いし、選択成長法
によって形成しても良い。
なお、選択成長によって不純物ドープＡρ１−ＸＧ　ａ
　Ｘ　Ａ　ｓ層６を形成する際は、アンドープＡＪ１−
Ｘ　Ｇ　ａ　Ｘ　Ａ　３層３の下面と不純物ドープＡ　
ｆｆｌ　ｔ−Ｘ　Ｇａｘ　Ａｓ層６の下面は一致してい
る必要はない。
このように形成したヘテロ接合界面では、電子はへテロ
接合界面でかつ不純物ドープＡＪＩＩ−ＸＧａ）（Ａｓ
層６の下に局在する。
第２図は本発明の第２の実施例の断面図である。
本実施例では、不純物ドープＡβ１−ＸＧａｘＡｓ層６
がアンドープＡｆｌ−ｘ　ＧａｘＡｓ層３の上部に構成
されており、２次元電子数は減少するが、製造上はアン
ドープＧａＡｓ層２に接していなくてもよいので、イオ
ン注入法で形成するのは容易となるという利点がある。
〔発明の効果〕
以上説明したように、本発明は、ヘテロ接合界面かつ０
，０１〜０，５μｍの狭い幅の不純物ドープＡ１１−×
ＧａｘＡｓ層下に電子を局在させて伝導方向を１次元的
にすることで散乱を低減し、易動度、飽和速度の向上を
画れるという効果がある。
【図面の簡単な説明】
第１図（ａ）、（ｂ）は本発明の第１の実施例の平面図
及びＡ−Ａ’線断面図、第２図は第２の実施例の断面図
である。 １・・・ソース、２・・・ドレイン、３・・・ゲート、
４・・・半絶縁性基板、１・・・半絶縁性基板、２・・
・アンドープＧａＡｓ層、３・・・アンドープＡｆｆｌ
ｔ−ｘＧａ）＜Ａｓ層、４・・・ソース、５・・・ドレ
イン、７・・・ゲート。

Claims (1)

    【特許請求の範囲】
  1. 　アンドープでバンドギャップの小さい第１半導体層上
    に該第１半導体層よりもバンドギャップの大きい第２半
    導体層を有するヘテロ接合型電界効果トランジスタにお
    いて、前記第２半導体層にゲートと直交する方向に０．
    ０１〜０．５μｍの幅をもつ短冊状の不純物ドープ領域
    を間隔をおいて複数本並列に設けたことを特徴とする電
    界効果トランジスタ。
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