JPH02276270A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02276270A JPH02276270A JP1097777A JP9777789A JPH02276270A JP H02276270 A JPH02276270 A JP H02276270A JP 1097777 A JP1097777 A JP 1097777A JP 9777789 A JP9777789 A JP 9777789A JP H02276270 A JPH02276270 A JP H02276270A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の抵抗素子構造に関する。
ＬＳＩの集積度の向上につれて、多結晶シリコン抵抗技
術の重要性がますます高くなってきている。例えば、高
抵抗負荷型スタチックＲＡＭの場合、非常に高い抵抗値
を持つ抵抗素子が必要である。
術の重要性がますます高くなってきている。例えば、高
抵抗負荷型スタチックＲＡＭの場合、非常に高い抵抗値
を持つ抵抗素子が必要である。
従来の半導体装置の抵抗素子構造は、第２図の様であっ
た。すなわち、半導体基板１上に第１絶縁膜２が形成さ
れており、その上に真性多結晶シリコン膜からなる抵抗
体３と、それに接続した不純物を導入した多結晶シリコ
ン膜からなる配線４とで構成されていた。
た。すなわち、半導体基板１上に第１絶縁膜２が形成さ
れており、その上に真性多結晶シリコン膜からなる抵抗
体３と、それに接続した不純物を導入した多結晶シリコ
ン膜からなる配線４とで構成されていた。
この事を工程を追って説明していく。まず第４図（ａ）
の如く、半導体基板１上に絶縁膜として第１シリコン酸
化１１１５を化学気相成長法などで例えば２０００（Ａ
）以上形成する。そして前記第１シリコン酸化膜５上に
多結晶シリコン膜６を１０００（Ａ）形成する。一般に
化学気相成長法により６２０（’Ｃ）でシランガスの化
学反応により堆積させる。
の如く、半導体基板１上に絶縁膜として第１シリコン酸
化１１１５を化学気相成長法などで例えば２０００（Ａ
）以上形成する。そして前記第１シリコン酸化膜５上に
多結晶シリコン膜６を１０００（Ａ）形成する。一般に
化学気相成長法により６２０（’Ｃ）でシランガスの化
学反応により堆積させる。
次に第４図（ｂ）の如く、前記多結晶シリコン膜６の高
抵抗にしたい部分の上にレジストマスク７を形成する。
抵抗にしたい部分の上にレジストマスク７を形成する。
そしてそれ以外の部分すなわち配線領域４を形成するた
めに、リンや砒素やほう素などの不純物注入８を行なう
。たとえばリンのイオン打ち込み法の場合、エネルギー
３０（Ｋｅｙ）、ドーズ量５Ｘ１０１５（ｃｍ−２）な
どが適当であろう。
めに、リンや砒素やほう素などの不純物注入８を行なう
。たとえばリンのイオン打ち込み法の場合、エネルギー
３０（Ｋｅｙ）、ドーズ量５Ｘ１０１５（ｃｍ−２）な
どが適当であろう。
次に第４図（Ｃ）の如く、前記レジストマスク７を除去
し、抵抗素子として余分な部分を、フォトエツチングの
工程により取り除く。
し、抵抗素子として余分な部分を、フォトエツチングの
工程により取り除く。
次に第４図（ｄ）の如く、他の素子と分離するために、
絶縁膜として第２シリコン酸化膜９を形成する。化学気
相成長法で１０００ （人）以上の膜厚にする。その後
、他の素子と接続するために、フォトエツチングの工程
により前記第２シリコン酸化膜９にコンタクトホールを
形成する。そして他の素子との配線として、アルミニウ
ム膜１０をスパッタ法により形成し、フォト・エツチン
グの工程により余分な部分を取り除く。以上の工程によ
り従来技術の抵抗素子が完成する。
絶縁膜として第２シリコン酸化膜９を形成する。化学気
相成長法で１０００ （人）以上の膜厚にする。その後
、他の素子と接続するために、フォトエツチングの工程
により前記第２シリコン酸化膜９にコンタクトホールを
形成する。そして他の素子との配線として、アルミニウ
ム膜１０をスパッタ法により形成し、フォト・エツチン
グの工程により余分な部分を取り除く。以上の工程によ
り従来技術の抵抗素子が完成する。
しかし、前述の従来技術では、微細化が不可能という問
題点を有する。
題点を有する。
第２８回半導体専門講習会予稿集、Ｐ６９〜１１４、ｒ
ｃＭＯ３争ＳＲＡＭプロセスデバイス技術、酒井芳男著
」にもある様に、前記抵抗体２０３の寸法を短かくする
と、急激に抵抗値が低下し、予定の抵抗値を確保するこ
とが困難になる。したがって、ある−窓以上の寸法（現
在では約３（μｍ）以上）が必要であり、微細化の大き
な障壁となっていた。
ｃＭＯ３争ＳＲＡＭプロセスデバイス技術、酒井芳男著
」にもある様に、前記抵抗体２０３の寸法を短かくする
と、急激に抵抗値が低下し、予定の抵抗値を確保するこ
とが困難になる。したがって、ある−窓以上の寸法（現
在では約３（μｍ）以上）が必要であり、微細化の大き
な障壁となっていた。
そこで本発明は、このような問題点を解決するもので、
その目的とするところは、短かい抵抗素子長で、高い抵
抗値を確保する抵抗素子構造を提供するところにある。
その目的とするところは、短かい抵抗素子長で、高い抵
抗値を確保する抵抗素子構造を提供するところにある。
本発明の半導体装置は、
（１）半導体基板上に絶縁膜が形成されており、前記絶
縁膜上には、多結晶シリコン膜から成る抵抗体と、該真
性多結晶シリコン膜に不純物を導入した多結晶シリコン
膜から成る配線とで構成されている抵抗素子において、
前記抵抗体の下の前記絶縁膜の下のすくなくとも一部に
、下層配線もしくは下層絶縁膜からなるパターンが形成
されており、すくなくとも１ケ所以上の前記下層配線パ
ターンもしくは前記下層絶縁膜パターンを横切る様に、
前記抵抗体が配置されていることを特徴とする。
縁膜上には、多結晶シリコン膜から成る抵抗体と、該真
性多結晶シリコン膜に不純物を導入した多結晶シリコン
膜から成る配線とで構成されている抵抗素子において、
前記抵抗体の下の前記絶縁膜の下のすくなくとも一部に
、下層配線もしくは下層絶縁膜からなるパターンが形成
されており、すくなくとも１ケ所以上の前記下層配線パ
ターンもしくは前記下層絶縁膜パターンを横切る様に、
前記抵抗体が配置されていることを特徴とする。
第１図は、本発明の１実施例における半導体装置の断面
図である。また第３図（ａ）〜第３図（ｄ）は、その製
造工程ごとの主要断面図である。
図である。また第３図（ａ）〜第３図（ｄ）は、その製
造工程ごとの主要断面図である。
なお、実施例の全図において、同一の機能を有するもの
には、同一の符号を付け、その繰り返しの説明は省略す
る。
には、同一の符号を付け、その繰り返しの説明は省略す
る。
以下第３図（ａ）〜第３図（ｄ）図に従がい、説明して
いく。
いく。
まず第３図（ａ）の如く、半導体基板１上に絶縁膜とし
て、第１シリコン酸化膜５を、化学気相成長法（以下Ｃ
ＶＤ法）により例えば、４０００（八）形成する。例え
ば、７６０ （’Ｃ）の温度で５ｉＨ２Ｃ，１７２とＮ
２０との混合ガスを供給し、気相あるいは、前記半導体
基板１表面上で化学反応させ、前記第１シリコン酸化膜
５を堆積させる。
て、第１シリコン酸化膜５を、化学気相成長法（以下Ｃ
ＶＤ法）により例えば、４０００（八）形成する。例え
ば、７６０ （’Ｃ）の温度で５ｉＨ２Ｃ，１７２とＮ
２０との混合ガスを供給し、気相あるいは、前記半導体
基板１表面上で化学反応させ、前記第１シリコン酸化膜
５を堆積させる。
そして前記第１シリコン酸化膜５上に、第１多結晶シリ
コン膜１１を形成する。６２０（’Ｃ）でシランガスを
熱分解させ５０００（Ａ）堆積させる。
コン膜１１を形成する。６２０（’Ｃ）でシランガスを
熱分解させ５０００（Ａ）堆積させる。
５５０（”Ｃ）付近で成長させたアモルファスシリコン
膜でもよい。そして、後に形成される抵抗体の下の一部
を残して、フォト・エツチングの工程により前記第１多
結晶シリコン膜１１を除去する。
膜でもよい。そして、後に形成される抵抗体の下の一部
を残して、フォト・エツチングの工程により前記第１多
結晶シリコン膜１１を除去する。
次に第３図（ｂ）の如く、ＣＶＤ法により第２シリコン
酸化膜１２を１５００（Ａ）形成する。
酸化膜１２を１５００（Ａ）形成する。
そして抵抗素子となる第２多結晶シリコン膜１３を、例
えば１０００（Ａ）の膜厚で、前記第１多結晶シリコン
膜１１と同様な方法で形成する。
えば１０００（Ａ）の膜厚で、前記第１多結晶シリコン
膜１１と同様な方法で形成する。
なお膜厚は必要な抵抗値に合わせて決定する。通常この
なにも不純物を導入していない前記第２多結晶シリコン
膜１３を抵抗体９として用いる。前記第２多結晶シリコ
ン膜３０５の抵抗体にする上にレジストマスク７を形成
し、それをマスクとして配線４を形成するために、不純
物イオン打ち込みをする。砒素をエネルギー６０ＫｅＶ
、 ドーズｉｔ６ Ｘ １０１５ｃ ｍ−’などが適当
であろう。
なにも不純物を導入していない前記第２多結晶シリコン
膜１３を抵抗体９として用いる。前記第２多結晶シリコ
ン膜３０５の抵抗体にする上にレジストマスク７を形成
し、それをマスクとして配線４を形成するために、不純
物イオン打ち込みをする。砒素をエネルギー６０ＫｅＶ
、 ドーズｉｔ６ Ｘ １０１５ｃ ｍ−’などが適当
であろう。
次に第３図（Ｃ）の如く、前記レジストマスク７を除去
し、抵抗素子として不要な部分をフォト・エツチングの
工程により除去する。
し、抵抗素子として不要な部分をフォト・エツチングの
工程により除去する。
次に第１図の如く、第３シリコン酸化膜１４をＣＶＤ法
で例えば４０００（Ａ）形成する。そして不純物を活性
化するために、９５０ （℃）２０（分）はどチッ素雰
囲気中で熱処理をする。そして最後に前記第３シリコン
酸化膜１４にフォト・エツチングの工程によりコンタク
トホールを形成し、アルミニウム膜１０をスパッタ法に
より１（μｍ）形成し、不要な部分を、フォト・エツチ
ングの工程により除去し、本発明の抵抗素子が完成する
。
で例えば４０００（Ａ）形成する。そして不純物を活性
化するために、９５０ （℃）２０（分）はどチッ素雰
囲気中で熱処理をする。そして最後に前記第３シリコン
酸化膜１４にフォト・エツチングの工程によりコンタク
トホールを形成し、アルミニウム膜１０をスパッタ法に
より１（μｍ）形成し、不要な部分を、フォト・エツチ
ングの工程により除去し、本発明の抵抗素子が完成する
。
この様に、抵抗体３の下に絶縁膜を介して第１多結晶シ
リコン膜１１を形成することにより、前記抵抗体３は段
差を乗り越えていく形になる。したがって、その分だけ
平面的長さが一定にもかかわらず、抵抗体長が長くなり
、高い抵抗値が得られる。したがって平面的抵抗体長が
、３（μｍ）以下の場合でも、段差となる前記第１多結
晶シリｐン１１の膜厚を厚くすることにより、十分な抵
抗値を得ることが可能となり、集積密度の増大、しいて
は、集積回路チップ全体の微細化にもつながる。
リコン膜１１を形成することにより、前記抵抗体３は段
差を乗り越えていく形になる。したがって、その分だけ
平面的長さが一定にもかかわらず、抵抗体長が長くなり
、高い抵抗値が得られる。したがって平面的抵抗体長が
、３（μｍ）以下の場合でも、段差となる前記第１多結
晶シリｐン１１の膜厚を厚くすることにより、十分な抵
抗値を得ることが可能となり、集積密度の増大、しいて
は、集積回路チップ全体の微細化にもつながる。
また本実施例では、段差を作るために、多結晶シリコン
を用いたが、高融点金属シリサイド膜にしたり、不純物
を多量に注入した多結晶シリコン膜なら、抵抗値が低い
ので他の素子の配線や、他の素子のゲート電極になるこ
とが可能であり、それらをかねそ、なえることもできる
。
を用いたが、高融点金属シリサイド膜にしたり、不純物
を多量に注入した多結晶シリコン膜なら、抵抗値が低い
ので他の素子の配線や、他の素子のゲート電極になるこ
とが可能であり、それらをかねそ、なえることもできる
。
また本実施例では、抵抗体の下に段差を２ケ所形成した
が、第５図の様に１ケ所の段差でも、あるいは３ケ所以
上でも同様の効果があることは言うまでもない。
が、第５図の様に１ケ所の段差でも、あるいは３ケ所以
上でも同様の効果があることは言うまでもない。
以上本発明者によってなされた発明を、前記実施例に基
づき、具体的に説明してきたが、本発明は、前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
において、種々変形し得ることは勿論である。
づき、具体的に説明してきたが、本発明は、前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
において、種々変形し得ることは勿論である。
例えば、第６図の様に、２層の膜で段差を形成したり、
下層パターンを絶縁膜にしても、同様な効果を有する。
下層パターンを絶縁膜にしても、同様な効果を有する。
以上述べてきたｔ、ｌに、本発明の半導体装置によれば
、抵抗体の下に絶縁膜を介して下層配線もしくは下層絶
縁膜の段差を形成することにより、以下に述べる効果を
有する。すなわち、抵抗素子長を平面的に短かくしても
十分な抵抗値が得られ、しいては、集積回路全体の微細
化が可能となる。
、抵抗体の下に絶縁膜を介して下層配線もしくは下層絶
縁膜の段差を形成することにより、以下に述べる効果を
有する。すなわち、抵抗素子長を平面的に短かくしても
十分な抵抗値が得られ、しいては、集積回路全体の微細
化が可能となる。
第１図は、本発明の半導体装置の一実施例を示す主要断
面図。 第２図は、従来の半導体装置を示す主要断面図。 第３図（ａ）〜第３図（ｄ）は、本発明の半導体装置の
製造方法の一例を工程順に説明するための主要断面図。 第４図（ａ）〜第４図（ｄ）は、従来の半導体装置の製
造工程毎の主要断面図。 第５図は、本発明の変形例を示す主要断面図。 第６図は、本発明の別の変形例を示す主要断面図。 １・・・半導体基板 ２・・・第１絶縁膜 ３・・・抵抗体 ４・・・配線 ５・・・第１シリコン酸化膜 ６・・・多結晶シリコン膜 ７・・・レジストマスク ８・・・不純物イオンビーム ９・・・第２シリコン酸化膜 １０Φ・・アルミニウム膜 １１・・・第１多結晶シリコン膜 １２ ・ １３ ・ １４ ・ １５ ・ １６ ＠ ・第２シリコン酸化膜 ・第２多結晶シリコン膜 ・第３シリコン酸化膜 ・第４シリコン酸化膜 ・第５シリコン酸化膜 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）区
面図。 第２図は、従来の半導体装置を示す主要断面図。 第３図（ａ）〜第３図（ｄ）は、本発明の半導体装置の
製造方法の一例を工程順に説明するための主要断面図。 第４図（ａ）〜第４図（ｄ）は、従来の半導体装置の製
造工程毎の主要断面図。 第５図は、本発明の変形例を示す主要断面図。 第６図は、本発明の別の変形例を示す主要断面図。 １・・・半導体基板 ２・・・第１絶縁膜 ３・・・抵抗体 ４・・・配線 ５・・・第１シリコン酸化膜 ６・・・多結晶シリコン膜 ７・・・レジストマスク ８・・・不純物イオンビーム ９・・・第２シリコン酸化膜 １０Φ・・アルミニウム膜 １１・・・第１多結晶シリコン膜 １２ ・ １３ ・ １４ ・ １５ ・ １６ ＠ ・第２シリコン酸化膜 ・第２多結晶シリコン膜 ・第３シリコン酸化膜 ・第４シリコン酸化膜 ・第５シリコン酸化膜 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）区
Claims (1)
- （１）半導体基板上に絶縁膜が形成されており、前記絶
縁膜上には、多結晶シリコン膜から成る抵抗体と、該真
性多結晶シリコン膜に不純物を導入した多結晶シリコン
膜から成る配線とで構成されている抵抗素子において、
前記抵抗体の下の前記絶縁膜の下のすくなくとも一部に
、下層配線もしくは下層絶縁膜からなるパターンが形成
されており、すくなくとも１ケ所以上の前記下層配線パ
ターンもしくは前記下層絶縁膜パターンを横切る様に、
前記抵抗体が配置されていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097777A JPH02276270A (ja) | 1989-04-18 | 1989-04-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097777A JPH02276270A (ja) | 1989-04-18 | 1989-04-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02276270A true JPH02276270A (ja) | 1990-11-13 |
Family
ID=14201263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1097777A Pending JPH02276270A (ja) | 1989-04-18 | 1989-04-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02276270A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303051A (ja) * | 2004-04-13 | 2005-10-27 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
-
1989
- 1989-04-18 JP JP1097777A patent/JPH02276270A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303051A (ja) * | 2004-04-13 | 2005-10-27 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
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