JPH0228844A - 順序制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理装置などで使用されるマイクロプログ
ラム方式の順序制御回路に関し、特に障害発生時に外部
条件などの情報を知ることが保守上、非常に有効である
装置に用いられる制御回路に関する。。

（従来の技術） 従来の順序制御回路は、ＡＮＤゲートおよびＯＲゲート
などの論理回路素子で構成されていたが、近年、制御情
報をメモリ回路内に格納しておき、その制御情報をクロ
ックに同期してレジスタ回路に吹出し、その制御情報と
外部条件信号の状態とにより次のステップの制御情報を
格納してメモリアドレスを決定して行くマイクロプログ
ラム方式の順序制御回路が広く使われるようになってき
ている。。

（発明が解決しようとする課題） 上述した従来方式の順序制御回路は、メモリ容量さえ許
されれば非常釦複雑な制御が可能である。

一方、その複雑な制御により障害の発生しなとき、特に
間欠的に発生する障害発生においては、どのような動作
を行なったときに発生したのかを容易に知ることができ
ず、的確で迅速な処置を行なうことができないという欠
点があった１、また、この欠点を補う方法として、自身
の制御動作のなかで必要な保守情報をあらかじめ用意さ
れた保守情報メモリ内部に適宜、書込んでおく方法が採
用されることがある１、シかし、この方法も一つの動作
を行なうＫは１クロツクに相当する時間を必要とする１
、このため、上記においては本来の動作処理スピード（
性能）を落とすことになるという欠点がある、。

本発明の目的は、制御メモリ回路内の制御メモリデータ
として当該アドレスを通過した場合にのみ保守情報メモ
リ回路への書込みを指示するメモリ書込み指示ビットを
用意し、本来の動作ステップの内、記憶しておくと有効
な動作ステップにのみメモリ書込み指示ビットを付加し
ておくことにより上記欠点を除去し、障害発生時にどの
ような動作を行なったときに障害が発生したのかを容易
に知るととができ、しかも本来の動作処理スピードで性
能）を落とすこともなく、高速で動作し、保守上有利な
順序制御回路を提供するととＫある。。

（課題を解決するための手段） 本発明による順序制御回路は制御メモリ回路と、制御メ
モリデータラッチ回路と、条件検出回路と、制御メモリ
アドレス選択回路と、アドレスラッチ回路と、保守情報
メモリ回路と、保守情報表示回路と、保守情報メモリア
ドレス制御回路とを具備して構成したものである。。

制御メモリ回路は、分岐条件を決定する条件選択ビット
、分岐アドレスビット、ならびＫそのアドレスを通過し
た場合にのみ保守情報メモリ回路への書込みを指示する
メモリ書込み指示ビットを制御メモリデータとして格納
するためのものである。。

制御メモリデークラッチ回路は、制御メモリデータをク
ロックに同期して取出すためのものである。。

条件検出回路は、条件選択ビットと、それに対応する外
部条件信号との状態により次アドレス選択信号を出力す
る九めのものである。

制御メモリアドレス選択回路は、次アドレス選択信号に
より制御メモリアドレスとして現在アドレスに１を加算
した値、または制御メモリデータラッチ回路内の分岐ア
ドレスビットを出力するためのものである、。

アドレスラッチ回路は、制御メモリアドレスを一時的に
保持し、アドレス情報として出力するためのものである
１、 保守情報メモリ回路は、アドレス情報、および保守する
上で有効な意味をもつ外部保守情報を記憶するためのも
のである。。

保守情報表示回路は、保守上必要な場合に表示選択ケト
レスと、保守情報表示要求信号とを保守情報メモリアド
レス制御回路に送って保守情報を受け、それを表示する
ためのものである。

保守情報メモリ７ドレス制御回路は、メモリ書込み指示
ピットがアクティブのときには、保守情報メモリ回路に
対して書込みアドレスとしての保守情報メモリアドレス
と、保守情報の書込み指示とを与え、保守情報表示回路
より表示選択アドレスと、保守情報表示要求信号とを受
けたときＫは、表示選択アドレスをそのまま保守情報メ
モリアドレスとして送出するためのものである。。

（実施例） 次に、本発明について図面を参照して詳細に説明する。

。 第１図は、本発明による順序制御回路の一実施例を示す
ブロック図である。。

第１図において、１は制御メモリアドレス選択回路、２
は制御メモリ回路、３は制御メモリデータラッチ回路、
４は条件検出回路、５はアドレスラッチ回路、６は保守
情報メモリ回路、フは保守情報メモリアドレス制御回路
、８は保守情報表示回路である。。

第１図において、制御メモリ回路２に格納された制御情
報は制御メモリデータとして信号線１６上に出力され、
信号線１２上のクロックに同期して制御メモリデータラ
ッチ回路３に取出され、信号線１４上の分岐アドレスピ
ット、信号線１フ上の条件選択ピット、および信号線１
９上のメモリ書込み指示ピットとなる１、信号線１８上
の外部条件信号の状態により制御シーケンスを変える場
合、信号線１７上の条件選択ビットと信号線１８上の外
部条件信号とはそれぞれ対応するピット同志の論理積が
求められ、それらの出力の論理和が次アドレス選択信号
として信号線１３上に出力される。。

制御メモリアドレス選択回路１は信号線１１上のリセッ
ト信号でリセットされ、信号線１２上のクロックでイン
クリメントされるカウンタをもち、信号線１３上の次ア
ドレス選択信号１３が１０＃のときには、そのカウンタ
の出力は制御メモリアドレス１Ｓとして信号＠１Ｓ上忙
出力される１、シかし、信号線１３上の次アドレス選択
信号が％ｌＩとなったときえは、制御メモリデータラッ
チ回路３より受けた信号線１４上の分岐アドレスピット
を制御メモリアドレスとして信号線１Ｓ上に出力し、そ
のアドレスの制御メモリ回路２の内容が次の制御情報と
して使用される。

以上の動作を続けることにより信号線１８上の外部条件
信号が所望の条件になったことを検出しながら制御を進
めて行く順序制御回路が構成される１、このような順序
制御回路において、間欠的に障害が発生した場合に、何
をどう実行し九ときに障害が発生したのかを正確に把握
する念め、以下の回路を付加する１、すなわち、信号線
１Ｓ上の制御メモリアドレスをアドレスラッチ回路５に
より信号線１２上のクロックタイミングで一時的に蓄積
し、その出力であるアドレス情報を信号線２０から保守
情報メモリ回路６に入力する。また、保守情報表示回路
８から信号、愉２４への保守情報表示要求信号が１ＯＮ
のときＫは、保守情報メモリアドレス制御回路７は信号
線２１を介して保守情報メモリ回路６に対して保守情報
メモリアドレスを送る１、同時に保守情報メモリアドレ
ス制御回路７ではメモリ書込み指示ピットが囁１＃の場
合のみ保守情報書込み信号を信号線２２に送り、信号線
２０上のアドレス情報２０と信号線２５上の外部保守情
報とを記憶しておくように指示する。。

この際、信号線２５上の外部保守情報としては障害発生
時に有用な情報、例えば実行中のデバイス番号、シーク
動作中であるか否か、上位装置から何の指令が到来して
いたときか、あるいは装置の温度／湿度などのさまざま
な情報を採用できる。。

これらの保守情報が必要となったときには、保守情報表
示回路８は信号線２４上に保守情報表示要求信号を送出
し、さら釦表示したいアドレスを表示選択アドレスとし
て信号線２３上に送出して保守情報メモリアドレス制御
回路フに入力する。、これにより、保守情報メモリアド
レス制御回路フは信号線２３から受取られた表示選択ア
ドレス２３をそのまま保守情報メモリ回路６に送出して
、そのアドレスの内容を保守情報２６として信号線２６
を介して表示することができる。。

第２図は、第１図の制御メモリアドレス選択回路１の詳
細を示す回路図である。。

第２図において、５１はカウンタ、５２はインバータ、
５３．８４はそれぞれＡＮＤゲート、５５はＯＲゲート
である。。

カウンタ５１は信号線１１上のリセット信号でリセット
され、信号線１２上のクロックでインクリメントされる
１、信号線１３上の次アドレス選択信号が１０〆のとき
ＫはインバータＳ２によシ、ＡＮＤゲート５４およびＯ
Ｒゲート５５を通じて信号線５６上に生ずるカウンタ出
力をメモリアドレスとして信号線１５に出力する１、一
方、信号線１３上の次アドレス選択信号が％１＃となっ
たときには、ＡＮＤゲート５４およびＯＲゲート５５を
通じて制御メモリデータラッチ回路３より信号線１４上
に送出された分岐アドレスビットは制御メモリアドレス
きして信号線１５上に出力され、そのアドレスの制御メ
モリ回路２の内容が次の制御情報として使用される。。

第３図は、第１図の制御メモリ回路２および制御メモリ
データラッチ回路３の詳細を示す回路図である。。

第８図において、２は制御メモリ回路、３は制御メモリ
データラッチ回路であり、３１．３２はそれぞれ制御メ
モリデータラッチ回路３の内部のレジスタ回路である。

。 制御メモリ回路２は信号線１５上の制御メモリアドレス
をアドレスとするＲＯＭ（リード・オンリ・メモリ）で
あり、制御メモリデータ１６はＤ形フリップフロップよ
り成る制御メモリデータラッチ回路３の入力に接続され
、信号線１２上のクロックの立上がりでラッチされ、分
岐アドレスビット、条件選択ビット、およびメモリ書込
み指示ビットをそれぞれ信号線１４．１７．１９上に出
力する。。

第４図は、第１図の条件検出回路４の詳細を示す回路図
である。。

第４図において、６１はＡＮＤゲート、６２はＯＲゲー
トである。。

信号線１８上の外部条件信号は信号線１８上の条件選択
ビットとともに１ビツトごとＫＡＮＤゲート６１に入力
され、ＡＮＤゲート６１により論理積が求められる１、
この後、ＯＲゲート６２により論理積が求められて分岐
アドレスビットドして信号線１４上に送出される１、こ
れは信号線１８上の外部条件信号のうちの１ピツトを選
択して論理値％ＯＩあるいは％ＩＩを検証して次のシー
ケンスを決定していくことが可能である。。

本発明の順序制御回路は、以上説明したようなマイクロ
プログラム方式の順序制御回路において以下に説明する
回路を追加することにより構成される、。

第５図は、第１図のアドレスラッチ回路５と保守情報メ
モリ回路６との詳細を示す回路図である。。

第５図において、５はアドレスラッチ回路、６は保守情
報メモリ回路である。

アドレスラッチ回路５は信号線１Ｓ上の制御メモリアド
レスを信号線１２上のクロックの立上がりでラッチし、
アドレス情報として信号線２０を介して保守情報メモリ
回路６に入力する９、また、信号１ＩＪ２５上の外部保
守情報もデータとして保守情報メモリ回路６に入力され
る１、信号線２１上の保守情報メモリアドレスは、ＲＡ
Ｍ（ランダムアクセス　メモリ）で構成される保守情報
メモリ回路６のアドレスを指定する信号であり、信号線
２２上の保守情報書込み信号力に％】　ｌになったとき
にはデータは格納され、％ＯｇになったときＫは指定さ
れたアドレスのデータが保守情報書込み信号として信号
線２２上に出力される。

第６図は、第１図の保守情報メモリアドレス制御回路７
の詳細を示す回路図である１、第６図において、７１．
７２はそれぞれインバータ、フ３゜フ５，７Ｂはそれぞ
れＡＮＤゲート、フ４はカウンタ、７７はＯＲゲートで
ある。。

カウンタ７４は信号線１１上のリセット信号でリセット
され、信号線２４上の保守情報表示要求信号が％Ｏすで
あって、しかも信号線１９上のメモリ書込み指示ビット
１９力β１＃のときに信号線２２上に発生する保守情報
書込み信号の立下がりでインクリメントされる。（ここ
で、インパータフ１およびインバータフ２は信号線１２
上のクロックおよび信号線２４上の保守情報表示要求信
号の極性を反転させるために使用される。カランタフ４
から信号線）８への出力は、信号線２４上の保守情報表
示要求信号が１０＃のときにＡＮＤゲートフＳとＯＲゲ
ートフ７とを通り、信号線２１上で保守情報メモリアド
レスとなる１、また、信号線２４上の保守情報表示要求
信号が％ＩＮのときにはＡＮＤゲート７ＢとＯＲゲート
７フとを通り、信号線２３から入力された表示選択アド
レスをそのまま保守情報メモリアドレスとして信号線２
１へ送出する。。

第７図は、第１図の保守情報表示回路８の詳細を示す回
路図である。。

第７図において、８１はインバータ、８２は発光ダイオ
ード、８３，８５．８７はそれぞれ抵抗器、８４．８６
はそれぞれスイッチである。。

信号線２４上の保守情報表示要求信号は抵抗器８Ｓを介
して電源電圧８８に接続されたスイッチ８４の接点信号
であり、保守情報が必要となったときに％１＃となる３
、この場合、スイッチ８６の接点信号により作られた表
示選択アドレスが同時に信号線２３上に出力される１、
その結果として信号線２６から受取った保守情報は、ド
ライバ８１により抵抗器８３を介して発光ダイオードに
供給され、電源電圧供給線８１１に接続された発光ダイ
オード８２により表示される。。

（発明の効果） 以上詳細に説明したように本発明は、制御メモす回路内
の制御メモリデータとして、そのアドレスを通過した場
合にのみ保守情報メモリ回路への書込みを指示するメモ
リ書込み指示ビットを用意し、本来の動作ステップの内
、記憶しておくと有効な動作ステップにのみメモリ書込
み指示ビットを付加しておき、その動作ステップを実行
するごとにそのアドレス情報と、その他保守する上で有
効な意味をもつ外部保守情報とを保守情報メモリ回路に
記憶しておき、そのアドレスおよび書込みを保守情報メ
モリアドレス制御回路により管理し、必要な場合に書込
まれている保守情報を保守情報表示回路によって表示す
ること罠より、本来の動作処理スピード（性能）を落す
このなく、シかもどのような動作を行なったときに障害
が発生したのかを容易に知ることができ、的確で迅速な
処置が可能になるという効果がある。。

【図面の簡単な説明】

第１２図は、本発明による順序制御回路の一実施例を示
すブロック図である。。 第２図は、第１図の制御メモリアドレス選択回路の詳細
を示す回路図である。 第８図は、第１図の制御メモリ回路と制御メモリデータ
ラッチ回路との詳細を示す回路図である。。 第４図は、第１図の条件検出回路の詳細を示す回路図で
ある、。 第５図は、第１図のアドレスラッチ回路と保守情報メモ
リ回路との詳細を示す回路図である。。 第６図は、第１図の保守情報メモリアドレス制御回路の
詳細を示す回路図である。。 第７図は、第１図の保守情報表示回路の詳細を示す回路
図である、。 １・・・制御メモリアドレス選択回路 ２・・・制御メモリ回路 ３・・―制御メモリデータラッチ回路 ４・・・条件検出回路 Ｂ−・・アドレスラッチ回路 ８・・・保守情報メモリ回路 フ・・・保守情報メモリアドレス制御回路８・・・保守
情報表示回路 ３１．３２−・・レジスタ回路 ５１．７４・・・カウンタ ５２、フ１．７２，８１・・・インバータｇ３．Ｓ４．
６１　．７３，７５．７８　・　・　・　・ＡＮＤゲー
ト １Ｂ、６２．７フーーーＯＲゲート ８２・・−発光ダイオード ８３．８！！、ａフ・・・抵抗器 ８４．８６・・・スイッチ ８８・・・電源電圧供給線 １１〜２６・争・信号線

Claims (1)

【特許請求の範囲】
1. 分岐条件を決定する条件選択ビット、分岐アドレスビッ
   ト、ならびにそのアドレスを通過した場合にのみ保守情
   報メモリ回路への書込みを指示するメモリ書込み指示ビ
   ットを制御メモリデータとして格納するための制御メモ
   リ回路と、前記制御メモリデータをクロックに同期して
   取出すための制御メモリデータラッチ回路と、前記条件
   選択ビット、ならびに対応する外部条件信号の状態によ
   り次アドレス選択信号を出力するための条件検出回路と
   、前記次アドレス選択信号により制御メモリアドレスと
   して現在アドレスに１を加算した値、または前記制御メ
   モリデータラッチ回路内の前記分岐アドレスビットを選
   択するための制御メモリアドレス選択回路と、前記制御
   メモリアドレスを一時的に保持しアドレス情報として出
   力するためのアドレスラッチ回路と、前記アドレス情報
   および保守上に有効な意味をもつ外部保守情報を記憶す
   るための保守情報メモリ回路と、保守上必要な場合には
   表示選択アドレスおよび保守情報表示要求信号を前記保
   守情報メモリアドレス制御回路に送つて保守情報を受け
   、表示するための保守情報表示回路と、前記メモリ書込
   み指示ビットがアクティブのときには前記保守情報メモ
   リ回路に対して書込みアドレスとしての保守情報メモリ
   アドレスおよび保守情報の書込み指示を与え、前記保守
   情報表示回路より表示選択アドドスおよび保守情報表示
   要求信号を受けたときには前記表示選択アドレスをその
   まま保守情報メモリアドレスとして送出するための保守
   情報メモリアドレス制御回路とを具備して構成したこと
   を特徴とする順序制御回路。