JPH02303071A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02303071A JPH02303071A JP1121513A JP12151389A JPH02303071A JP H02303071 A JPH02303071 A JP H02303071A JP 1121513 A JP1121513 A JP 1121513A JP 12151389 A JP12151389 A JP 12151389A JP H02303071 A JPH02303071 A JP H02303071A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多結晶Ｓ ｉ Ｍ Ｉ Ｓ型電界効果トラン
ジスタの特性を向上させ、かつ下地デバイスの特性劣化
を抑えた半導体装置およびその製造方法に関する。
ジスタの特性を向上させ、かつ下地デバイスの特性劣化
を抑えた半導体装置およびその製造方法に関する。
アイ・イー・イー・イー、エレクトロン デバイス レ
ター イーディーエル−５（１９８４年）第４６８頁か
ら第４７０頁（１１：ＯＨＨＦｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅｌｅｔｔ、、ビＤＬ−５，ｐ、４６８ （１９８４
））において論じられている様に、従来、多結晶Ｓ ｉ
Ｍ ＯＳ型電界効果トランジスタの水素化には、最終
保護膜としてプラズマＣＶ Ｄ ？Ａで形成したシリコ
ンナイトライド膜を用い、４５０℃の熱処理によって水
素原子を拡散させる方法を用いている。
ター イーディーエル−５（１９８４年）第４６８頁か
ら第４７０頁（１１：ＯＨＨＦｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅｌｅｔｔ、、ビＤＬ−５，ｐ、４６８ （１９８４
））において論じられている様に、従来、多結晶Ｓ ｉ
Ｍ ＯＳ型電界効果トランジスタの水素化には、最終
保護膜としてプラズマＣＶ Ｄ ？Ａで形成したシリコ
ンナイトライド膜を用い、４５０℃の熱処理によって水
素原子を拡散させる方法を用いている。
〔発明が解決しようとする？ｌ１ｌＩ題〕上記従来技術
は、拡散した水素原子が一ド地デバイスに与える影響に
ついては配慮がされていない。
は、拡散した水素原子が一ド地デバイスに与える影響に
ついては配慮がされていない。
従って、ト地デバイスが単結晶Ｓｉ基板内に作られたＭ
ＯＳトランジスタである様な積層型デバイスの場合、Ｍ
ＯＳトランジスタの初期特性が変動したり、ホットキャ
リアによる信頼性の低ドを引き起すといった問題があっ
た。
ＯＳトランジスタである様な積層型デバイスの場合、Ｍ
ＯＳトランジスタの初期特性が変動したり、ホットキャ
リアによる信頼性の低ドを引き起すといった問題があっ
た。
本発明は、Ｐｏ１ｙＳ ｉ −ＭＯＳ トランジスタの
特性を損わずに下地デバイスの特性劣化を極力抑制する
ことを目的としており、更に、それに必要な構造及び製
造方法を提供することを目的とする。
特性を損わずに下地デバイスの特性劣化を極力抑制する
ことを目的としており、更に、それに必要な構造及び製
造方法を提供することを目的とする。
〔課題を解決するための手段Ｊ
上記目的を達成するために１本発明においては水ＡＪ）
Ｋ／−の拡散源となるシリコンナイトライド膜を、多結
晶Ｓ ｉＭ Ｉ Ｓ型電界効果トランジスタのチャネル
領域の上部のみに設けた。
Ｋ／−の拡散源となるシリコンナイトライド膜を、多結
晶Ｓ ｉＭ Ｉ Ｓ型電界効果トランジスタのチャネル
領域の上部のみに設けた。
また、水素化を有効に行う為に、上記シリコンナイトラ
イド膜は金属配線膜よりも下側に設けた。
イド膜は金属配線膜よりも下側に設けた。
また、多結晶Ｓ ｉ Ｍ Ｉ Ｓ型電界効果トランジス
タのチャネル領域を含む多結晶Ｓｉ膜と層間絶縁膜との
界面特性を良くするために、多結晶Ｓｉ膜とシリコンナ
イトライド膜との間に５ｉＯｚ膜を設けた。
タのチャネル領域を含む多結晶Ｓｉ膜と層間絶縁膜との
界面特性を良くするために、多結晶Ｓｉ膜とシリコンナ
イトライド膜との間に５ｉＯｚ膜を設けた。
また、ＳＲＡＭにおいて多結晶Ｓ ｉ Ｍ Ｉ Ｓ型電
界効果トランジスタの特性を向上させ、かつ弔結晶Ｓｉ
基板内のＭＯ８）−ランジスタの特性劣化を防ぐために
上記シリコンナイトライド膜を用いた。
界効果トランジスタの特性を向上させ、かつ弔結晶Ｓｉ
基板内のＭＯ８）−ランジスタの特性劣化を防ぐために
上記シリコンナイトライド膜を用いた。
また、上記シリコンナイトライド膜のエツチングのため
にホトエツチング回数を増し製造コストを上げることの
ないように、エツチングは多結晶Ｓｉのエツチングと同
一マスクで同時に行った。
にホトエツチング回数を増し製造コストを上げることの
ないように、エツチングは多結晶Ｓｉのエツチングと同
一マスクで同時に行った。
（作用〕
多結晶Ｓ ｉ Ｍ Ｉ Ｓ型電界効果トランジスタのチ
ャネル部の上側のみにシリコンナイトライド膜を設ける
ことは、多結晶Ｓ ｉ Ｍ Ｉ Ｓ型電界効果トランジ
スタの特性を向上させ、かつ下地デバイスに余分な水素
原子が拡散するのを極力抑制するように作用する。従っ
て、ド地デバイスの特性劣化を防ぐことができる。
ャネル部の上側のみにシリコンナイトライド膜を設ける
ことは、多結晶Ｓ ｉ Ｍ Ｉ Ｓ型電界効果トランジ
スタの特性を向上させ、かつ下地デバイスに余分な水素
原子が拡散するのを極力抑制するように作用する。従っ
て、ド地デバイスの特性劣化を防ぐことができる。
以ド、図面を参照しながら本発明を詳述する。
実施例１
ｐ型Ｓｉ基扱１０１を用意し、熱酸化し５ｉｎｓ膜１０
２を形成する。その上に低圧化学気相蒸着法（以１’Ｌ
）’ＣＶＩ）法とｗ８ ｘｔ ）により、多結晶Ｓ ｉ
ｗＡＩ Ｑ ３を堆積シ、コノ上ニＬ Ｐ ＣＶ Ｄ
法によりＳ ｉ Ｏｘ膜１０４を堆積し、多結晶Ｓｉ膜
１０３中にＢＦａ◆のイオン打込みを行う（第１ Ｉｙ
４Ａ）。
２を形成する。その上に低圧化学気相蒸着法（以１’Ｌ
）’ＣＶＩ）法とｗ８ ｘｔ ）により、多結晶Ｓ ｉ
ｗＡＩ Ｑ ３を堆積シ、コノ上ニＬ Ｐ ＣＶ Ｄ
法によりＳ ｉ Ｏｘ膜１０４を堆積し、多結晶Ｓｉ膜
１０３中にＢＦａ◆のイオン打込みを行う（第１ Ｉｙ
４Ａ）。
次に不純物の活性化を行った後、ＨＦ系水溶液中でウェ
ットエツチングし、Ｓ ｉ Ｏｘ膜１０４を除去する６
次にホトレジストパターンをマスクとしたドライエツチ
ング法で多結晶Ｓ ｉ 嘆１０３を加工し、ゲート電極
１０３ ’ を形成する１次にＬ Ｐ ＣＶ Ｌ）法で
５ｉｆｔ膜１０５を２５ｎｍ堆積し、Ｎ２ガス雰囲気中
で９００℃、１０分間熱処理を行いゲート酸化膜とする
。その上に５ｉＨａガスを反応ガスに用い、温度５２０
’ＣでＬＰＣＶＤ法に： ヨ）Ｊ Ｓ ｉ ＩＪ １０
６を４０ｎｍ堆積する。ホトレジストパターンをマスク
としたドライエツチング法で所定形状に加工する。
ットエツチングし、Ｓ ｉ Ｏｘ膜１０４を除去する６
次にホトレジストパターンをマスクとしたドライエツチ
ング法で多結晶Ｓ ｉ 嘆１０３を加工し、ゲート電極
１０３ ’ を形成する１次にＬ Ｐ ＣＶ Ｌ）法で
５ｉｆｔ膜１０５を２５ｎｍ堆積し、Ｎ２ガス雰囲気中
で９００℃、１０分間熱処理を行いゲート酸化膜とする
。その上に５ｉＨａガスを反応ガスに用い、温度５２０
’ＣでＬＰＣＶＤ法に： ヨ）Ｊ Ｓ ｉ ＩＪ １０
６を４０ｎｍ堆積する。ホトレジストパターンをマスク
としたドライエツチング法で所定形状に加工する。
次ニＬ １３ ＣＶ Ｄ法によりＳ ｉ Ｏｘ ｆｌａ
ｔ Ｏ７を堆積し、ホトレジストパターンをマスクとし
てＢＦ’ｚ÷をイオン打込みし、不純物の活性化を行い
ソース・ドレインのｐ型高濃度不純物領域を形成する。
ｔ Ｏ７を堆積し、ホトレジストパターンをマスクとし
てＢＦ’ｚ÷をイオン打込みし、不純物の活性化を行い
ソース・ドレインのｐ型高濃度不純物領域を形成する。
次）： ＣＶ Ｌ）法によりＳ ｉ Ｏｘ膜１０８を１
１００ｎ形成し、その上に反応ガスに５ｉＨａおよびＮ
Ｈａを用い基板温度３ｏｏ℃でプラズマＣＶＬＪ法によ
りシリコンナイトライド膜１０９を２０ｎｕ＋堆積する
。続いてホトレジストパターンをマスクとしたドライエ
ツチング法でシリコンナイトライド膜１０９を所定形状
に加工する（第１図ＢおよびＣ）。
１００ｎ形成し、その上に反応ガスに５ｉＨａおよびＮ
Ｈａを用い基板温度３ｏｏ℃でプラズマＣＶＬＪ法によ
りシリコンナイトライド膜１０９を２０ｎｕ＋堆積する
。続いてホトレジストパターンをマスクとしたドライエ
ツチング法でシリコンナイトライド膜１０９を所定形状
に加工する（第１図ＢおよびＣ）。
次にホトレジストパターンをマスクにドライエツチング
法でコンタクト穴を形成し、ＡＱ−８ｉ１１Ｑ １１０
を堆積し、ホトレジストパターンをマスクにドライエツ
チング法で配線のパターンを形成する。最後に反応温度
４００℃で常圧Ｃｖｖ法によりｐ ｓ Ｇ１１！Ｊ （
リンを含む５ｉＯｚ膜）１１１を１μ「ｎ堆積し最終保
虎膜とする（第１図Ｄ）。
法でコンタクト穴を形成し、ＡＱ−８ｉ１１Ｑ １１０
を堆積し、ホトレジストパターンをマスクにドライエツ
チング法で配線のパターンを形成する。最後に反応温度
４００℃で常圧Ｃｖｖ法によりｐ ｓ Ｇ１１！Ｊ （
リンを含む５ｉＯｚ膜）１１１を１μ「ｎ堆積し最終保
虎膜とする（第１図Ｄ）。
本実施例により製造した多結晶５ｉ−ｐチャネルＭＯ８
型電界効果トランジスタにおいて、ソース電極を接地し
、ドレイン及びゲート電極に電圧を印加し、ドレイン電
界を？１１ｇ定した。その結果、本実施例ではシリコン
ナイトライド膜を設けない構造に比べてオフ電流は１／
１０に減少し、逆にオン電流は１０倍に増加した。これ
より、本実施例の構造で十分に水素化が行われることが
わかった。
型電界効果トランジスタにおいて、ソース電極を接地し
、ドレイン及びゲート電極に電圧を印加し、ドレイン電
界を？１１ｇ定した。その結果、本実施例ではシリコン
ナイトライド膜を設けない構造に比べてオフ電流は１／
１０に減少し、逆にオン電流は１０倍に増加した。これ
より、本実施例の構造で十分に水素化が行われることが
わかった。
実施例２
実施例１はシリコンナイトライド膜のエツチングのため
にホト回数をｌ ｌ＋；ｊ余分に必要とする。これに対
して第２図に示す本実施例ではホトエツチングの回数を
増やさずに実施例１と同等の効果を得た。
にホト回数をｌ ｌ＋；ｊ余分に必要とする。これに対
して第２図に示す本実施例ではホトエツチングの回数を
増やさずに実施例１と同等の効果を得た。
ｐ型Ｓｉ基板２０１を用意し、実施例１とｌｉｄじ方法
により熱酸化１１偽２０２．多結晶Ｓｉ電極２０：（’
、ゲート酸化膜２０５．Ｓｉ膜２０６を形成する（第２
図へ）。
により熱酸化１１偽２０２．多結晶Ｓｉ電極２０：（’
、ゲート酸化膜２０５．Ｓｉ膜２０６を形成する（第２
図へ）。
次にＬ Ｐ ＣＶ ｌ）法により５ｉｆｔ膜２０７を堆
積し、ホトレジストパターンをマスクとして８ト°２十
をイオン打込みした後、不純物の活性化を行い、ソース
・ドレインのｐ型低濃度不純物領域を形成する０次いで
Ｈ？’系氷水溶液中５ｉＯｚ膜２０７を除去する０次に
ＬＰＣｖＬ）法によりＳ ｉ Ｏｘ膜２０８を１１００
ｎ、プラズマＣＶＩＪ法によるシリコンナイトライド膜
２０９を２００ｎｍ堆積する（第２図Ｂ）。
積し、ホトレジストパターンをマスクとして８ト°２十
をイオン打込みした後、不純物の活性化を行い、ソース
・ドレインのｐ型低濃度不純物領域を形成する０次いで
Ｈ？’系氷水溶液中５ｉＯｚ膜２０７を除去する０次に
ＬＰＣｖＬ）法によりＳ ｉ Ｏｘ膜２０８を１１００
ｎ、プラズマＣＶＩＪ法によるシリコンナイトライド膜
２０９を２００ｎｍ堆積する（第２図Ｂ）。
次にホトレジストパターンをマスクとしたドライエツチ
ング法で、シリコンナイトライドＩＨｚｏ＋＋。
ング法で、シリコンナイトライドＩＨｚｏ＋＋。
５ｉＯａ膜２０８および２０７．多結晶Ｓｉ膜２０６を
同時に所定形状に加工する０次にＣＶＩ）法によりＳ
ｉ Ｏｚ １１１２１０を堆積し、ホトレジストパター
ンをマスクとしたドライエツチング法でコンタクト穴を
形成し、Ａ Ｑ −Ｓ ｉ膜２１１を堆積し、ホトレジ
ストパターンをマスクとしたドライエツチング法で配線
のパターンを形成する０反応温度４０（Ｊ℃で常７ヒＣ
ｖｌＪ法によりｐ ＳＧ ＩＩ情２１２を堆積し最終保
護膜とする（第２図Ｃ）。
同時に所定形状に加工する０次にＣＶＩ）法によりＳ
ｉ Ｏｚ １１１２１０を堆積し、ホトレジストパター
ンをマスクとしたドライエツチング法でコンタクト穴を
形成し、Ａ Ｑ −Ｓ ｉ膜２１１を堆積し、ホトレジ
ストパターンをマスクとしたドライエツチング法で配線
のパターンを形成する０反応温度４０（Ｊ℃で常７ヒＣ
ｖｌＪ法によりｐ ＳＧ ＩＩ情２１２を堆積し最終保
護膜とする（第２図Ｃ）。
本実施例でも実施例１と同等のトランジスタ特性が得ら
れた。
れた。
実施例３
本発明を完全ＣＭＯ３型のＳＲＡＭのメモリセルに応用
した実施例を第３図を用いて説明する。
した実施例を第３図を用いて説明する。
まず、ｎ型Ｓｉ基板３０１を用意し、ｐウェル３０２形
成後、選択酸化法（ＬＯＣＯ８法）により索子分離領域
３０：３を形成する。熱酸化によりゲート酸化膜３０４
を形成後、ｎチャネルＭＯＳトランジスタのしきい電圧
を調節するためにＢＦｚ＋をイオン打込みする。
成後、選択酸化法（ＬＯＣＯ８法）により索子分離領域
３０：３を形成する。熱酸化によりゲート酸化膜３０４
を形成後、ｎチャネルＭＯＳトランジスタのしきい電圧
を調節するためにＢＦｚ＋をイオン打込みする。
駆動ＭＯＳトランジスタめゲニト電極と転送ＭＯＳトラ
ンジスタの拡散層との直接接続のための接続孔を形成し
、ＬＰＣＶＩＪ法により多結晶５ｉ３０５を堆積しリン
拡散を′行った後、ＬＰＣＶＬＩ法で５ｉＯｚ膜３０６
を堆積し、ドライエツチング法でゲート電極を形成する
。次にＬｌ）ｌ）構造相のｎ−型低濃度不純物領域のた
めにｐ＋イオンを打込む０次にＬ Ｐ ＣＶ Ｉ）法に
より５ｉＯｚ膜を堆積し、異方性ドライ正ツチングによ
りゲート車極３０５の側壁にサイドウオール３０７を形
成し、Ａｓ◆をイオン打込みし、ソース・ドレインとな
るｎ◆型高濃度不純物領域を形成する。
ンジスタの拡散層との直接接続のための接続孔を形成し
、ＬＰＣＶＩＪ法により多結晶５ｉ３０５を堆積しリン
拡散を′行った後、ＬＰＣＶＬＩ法で５ｉＯｚ膜３０６
を堆積し、ドライエツチング法でゲート電極を形成する
。次にＬｌ）ｌ）構造相のｎ−型低濃度不純物領域のた
めにｐ＋イオンを打込む０次にＬ Ｐ ＣＶ Ｉ）法に
より５ｉＯｚ膜を堆積し、異方性ドライ正ツチングによ
りゲート車極３０５の側壁にサイドウオール３０７を形
成し、Ａｓ◆をイオン打込みし、ソース・ドレインとな
るｎ◆型高濃度不純物領域を形成する。
次に、不純物の活性化を行った後、［、Ｐ （ｍ Ｖ
ＩＪ法により層間のＳ ｉ Ｏｚ膜ココ３０８堆積する
。
ＩＪ法により層間のＳ ｉ Ｏｚ膜ココ３０８堆積する
。
続いて、多結晶５ｉ−ｐチャネルＭＯＳトランジスタの
ゲート電極とＭｐｍｌ ｎ Ｍ ＯＳ トランジスタの
ゲート電極とを接続するための接続孔を形成した後、Ｌ
Ｐ ＣＶ ＩＪ法により多結晶Ｓｉ膜を堆積する０次
にＬ ＩＪ ＣＶ ＩＪ法により５１０２膜を堆積した
後に）ｌＦｚ＋のイオン打込みを行い、不純物の活性化
を行った後にウェットエツチングにより５ｉｆｔ膜を除
去する。
ゲート電極とＭｐｍｌ ｎ Ｍ ＯＳ トランジスタの
ゲート電極とを接続するための接続孔を形成した後、Ｌ
Ｐ ＣＶ ＩＪ法により多結晶Ｓｉ膜を堆積する０次
にＬ ＩＪ ＣＶ ＩＪ法により５１０２膜を堆積した
後に）ｌＦｚ＋のイオン打込みを行い、不純物の活性化
を行った後にウェットエツチングにより５ｉｆｔ膜を除
去する。
続いて、ホトレジストパターンをマスクとしてドライエ
ツチング法により多結晶Ｓｉ膜を所定形状に加工し、多
結晶５ｉ−ｐチャネルＭＯＳトランジスタのゲート電極
３０９とする０次に反応ガスにＳｉＨ＋ガスおよびＮｚ
Ｏガスを用い、ｎ、ム度８００℃でＬ Ｐ に Ｖ Ｉ
）法に浜りＳ ｉ Ｏｘ １ｐ５２５ｎｍを堆積し、Ｎ
ｚガス雰囲気中、９００℃、１０分間の熱処理を行い、
これをゲート酸化膜３１０とする１次に、多結晶５ｉ−
ｐチャネルＭＯＳトランジスタのドレイン部拡散層と、
対向するインバータのゲート電極とを接続する為の接続
孔を形成した後、シラン系ガス（ＳｉＨｇ又は５ｉｚＨ
ｎ又は５ｉ３Ｈａ）を反応ガスに用い、温度５２０℃で
Ｌ ）’ ＣＶ ｌ）法によりＳ ｉ ｌ！’Ｊ ３１
１を４０ｎｍ堆積する。ドライエツチング法で所定形状
に加工し、ＬＰＣＶＤ法により５ｉＯｚ嘆を堆積し、ホ
トレジストパターンをマスクにＢＦｔ＋をイオン打込み
し、ソース・ドレイン領域を形成する。
ツチング法により多結晶Ｓｉ膜を所定形状に加工し、多
結晶５ｉ−ｐチャネルＭＯＳトランジスタのゲート電極
３０９とする０次に反応ガスにＳｉＨ＋ガスおよびＮｚ
Ｏガスを用い、ｎ、ム度８００℃でＬ Ｐ に Ｖ Ｉ
）法に浜りＳ ｉ Ｏｘ １ｐ５２５ｎｍを堆積し、Ｎ
ｚガス雰囲気中、９００℃、１０分間の熱処理を行い、
これをゲート酸化膜３１０とする１次に、多結晶５ｉ−
ｐチャネルＭＯＳトランジスタのドレイン部拡散層と、
対向するインバータのゲート電極とを接続する為の接続
孔を形成した後、シラン系ガス（ＳｉＨｇ又は５ｉｚＨ
ｎ又は５ｉ３Ｈａ）を反応ガスに用い、温度５２０℃で
Ｌ ）’ ＣＶ ｌ）法によりＳ ｉ ｌ！’Ｊ ３１
１を４０ｎｍ堆積する。ドライエツチング法で所定形状
に加工し、ＬＰＣＶＤ法により５ｉＯｚ嘆を堆積し、ホ
トレジストパターンをマスクにＢＦｔ＋をイオン打込み
し、ソース・ドレイン領域を形成する。
１１００ｎ堆積し、その上にプラズマＣｖＬ）法により
シリコンナイトライド膜３１３を２００ｎｍ堆積し、ト
ライエツチング法で多結晶Ｓｊ−ρＭＯＳトランジスタ
のチャネル領域を覆うような形状に加工する。
シリコンナイトライド膜３１３を２００ｎｍ堆積し、ト
ライエツチング法で多結晶Ｓｊ−ρＭＯＳトランジスタ
のチャネル領域を覆うような形状に加工する。
続いて、転送ｎチャネルＭＯＳトランジスタのゲート電
極と第１層配線とを接続するための接続孔を形成した後
、’１’ｉＮ、Ｗを蒸着しく３１４）、ドライエツチン
グ法で所定形状に加工する。続いて配ｍ層間１漠として
リンを含んだ５ｉＯｚ膜３１５を堆積し、第２層配線と
の接続孔を形成した後、’１’ｉＮ、ＡＱを蒸着しく３
１６） ドライエツチング法で所定形状に加工する。
極と第１層配線とを接続するための接続孔を形成した後
、’１’ｉＮ、Ｗを蒸着しく３１４）、ドライエツチン
グ法で所定形状に加工する。続いて配ｍ層間１漠として
リンを含んだ５ｉＯｚ膜３１５を堆積し、第２層配線と
の接続孔を形成した後、’１’ｉＮ、ＡＱを蒸着しく３
１６） ドライエツチング法で所定形状に加工する。
最後に、Ｎｚガス雰囲気中で４００℃、３０分間の熱処
理を行った後に、反応温度４００℃で常圧ｃｖｏ法によ
りｌＪ Ｓ Ｇ膜；３１７を堆積し、最終保ＩｓＩ股と
する。
理を行った後に、反応温度４００℃で常圧ｃｖｏ法によ
りｌＪ Ｓ Ｇ膜；３１７を堆積し、最終保ＩｓＩ股と
する。
本実施例で製造したメモリセルの待機時消費電流は従来
技術の１７１０に減少した。また、動作時のソフトエラ
ー率も大幅に減少した。更に、シリコンナイトライド膜
を設けたことによる。ホットキャリアによる信頼性の低
下は見られなかった。
技術の１７１０に減少した。また、動作時のソフトエラ
ー率も大幅に減少した。更に、シリコンナイトライド膜
を設けたことによる。ホットキャリアによる信頼性の低
下は見られなかった。
実施例４
実施例；うはメモリセル内の多結晶５ｉ−ｐチャネルＭ
ＯＳトランジスタの≠ヤネル部の上部のみにシリコンナ
イトライド膜を設けた。これに対し本実施例ではメモリ
セルマット部全体にシリコンナイトライド膜を設けた（
第４図）。
ＯＳトランジスタの≠ヤネル部の上部のみにシリコンナ
イトライド膜を設けた。これに対し本実施例ではメモリ
セルマット部全体にシリコンナイトライド膜を設けた（
第４図）。
メモリはメモリセル部と同辺回路部とから構成される。
ホットキャリアによる相互フンダクタンス、しきい電圧
の４＆動等が特に問題となるのは主に周辺回路のＭＯＳ
トランジスタである。従って第４図に示したような構造
も、多結晶Ｓｉ−ρＭＯＳトランジスタの特性を向上さ
せ、ド地のＭＯＳトランジスタの信頼性の低ドを防ぐと
いう本発明の目的に有効である。
の４＆動等が特に問題となるのは主に周辺回路のＭＯＳ
トランジスタである。従って第４図に示したような構造
も、多結晶Ｓｉ−ρＭＯＳトランジスタの特性を向上さ
せ、ド地のＭＯＳトランジスタの信頼性の低ドを防ぐと
いう本発明の目的に有効である。
製造プロセスとしては実施例３と同様であり。
シリコンナイトライド膜のエツチングの際にメモリセル
マット部全体を覆うようにエツチングする。
マット部全体を覆うようにエツチングする。
３と同等の結果が得られた。
本発明によれば、多結晶Ｓ ｉ−Ｍ Ｉ Ｓ トランジ
スタの特性をシリコンナイトライド膜からの水素原子の
拡散によって改善できる。オフ電流は１／１０に減少し
、オン電流は１０倍に増加する。
スタの特性をシリコンナイトライド膜からの水素原子の
拡散によって改善できる。オフ電流は１／１０に減少し
、オン電流は１０倍に増加する。
まり多結ＭＳｉＭＩＳトランジスタを負荷素子に用いた
Ｓ ＲＡ Ｍにおいて、待機時消費電流を従来の１／１
０に低減でき、動作時のソフトエラー率も減少した。同
時に下地ＭＯＳトランジスタは従来と同じ信頼性が得ら
れた。
Ｓ ＲＡ Ｍにおいて、待機時消費電流を従来の１／１
０に低減でき、動作時のソフトエラー率も減少した。同
時に下地ＭＯＳトランジスタは従来と同じ信頼性が得ら
れた。
第１図は、本発明の実施例１の半導体装ト°”Ｃの製造
工程の断面図および平面図、第２図は、本発明の実施例
２の半導体装置の製造工程の断面図、第３図は、本発明
の実施例：３の半導体装置の断面図、第４図は、本発明
の実施例４の半導体装置の平面図である。 １０１・・・ｐ型Ｓｉ基板、１０２・・・熱酸化膜、１
０３・・・Ｓ ｉ Ｏｚ膜、１０５・・・ゲート酸化膜
、１０６・・パ多結晶Ｓｉ膜（チャネル、ソース・ドレ
イン領域）１０８・・・５ｉｆｔ膜、１０９・−・シリ
コンナイトライド膜、１１０・・・ＡＱ−８ｉ膜、１１
１・・・ＰＳＧ膜、２０１・・・ｐ型８１基板、２０２
・・・熱酸化膜、２０３′・・・ゲート電極、２０５・
・・ゲート酸化膜。 ２０６・・・多結晶Ｓｉ膜（チャネル、ソース・ドレイ
ン領域）、２０８・・・５ｉＯｚ膜、２０９・・・シリ
コンナイトライド膜、２１０・・・５ｉＯｚ膜、２１１
−ＡＱ−８ｉ膜、２１２・ＰＳＧ膜、３０１− ｎ型Ｓ
ｉ基板、３０２・・・ｐウェル、３０３・・・索子分離
領域、３０４・・・ゲート酸化膜、：１０５・・・多結
晶Ｓｉ膜、３０６−８ｉＯｚ 、３０７−サイドウオー
ル、３０８・・・５ｉＯｚ、３０９・・・ゲート電極。 ３１０・・・ゲート酸化膜、３１１・・・多結晶Ｓｉ模
（チャネル・ソース・ドレイン領域）、３１２・・・５
ｉＯｚ、３１３・・・シリコンナイトライド膜、３１４
・・・第１層配ＩＱ （Ｗ／ ’Ｉ’ ｉ Ｎ） 、
３１５−８ｉＯａ、３１６−第２層配線（Ａ １４
／’ｌ’ ｉ Ｎ） 。 、Ｒ１７°°”ＰＳＧ膜・ ｖ ｌ 国 ／Ｉ＋−−−Ｐ、Ｓ斤臘 藁２図 ２θ３′ 不 ３ 図 ＶＪ ｌ 図
工程の断面図および平面図、第２図は、本発明の実施例
２の半導体装置の製造工程の断面図、第３図は、本発明
の実施例：３の半導体装置の断面図、第４図は、本発明
の実施例４の半導体装置の平面図である。 １０１・・・ｐ型Ｓｉ基板、１０２・・・熱酸化膜、１
０３・・・Ｓ ｉ Ｏｚ膜、１０５・・・ゲート酸化膜
、１０６・・パ多結晶Ｓｉ膜（チャネル、ソース・ドレ
イン領域）１０８・・・５ｉｆｔ膜、１０９・−・シリ
コンナイトライド膜、１１０・・・ＡＱ−８ｉ膜、１１
１・・・ＰＳＧ膜、２０１・・・ｐ型８１基板、２０２
・・・熱酸化膜、２０３′・・・ゲート電極、２０５・
・・ゲート酸化膜。 ２０６・・・多結晶Ｓｉ膜（チャネル、ソース・ドレイ
ン領域）、２０８・・・５ｉＯｚ膜、２０９・・・シリ
コンナイトライド膜、２１０・・・５ｉＯｚ膜、２１１
−ＡＱ−８ｉ膜、２１２・ＰＳＧ膜、３０１− ｎ型Ｓ
ｉ基板、３０２・・・ｐウェル、３０３・・・索子分離
領域、３０４・・・ゲート酸化膜、：１０５・・・多結
晶Ｓｉ膜、３０６−８ｉＯｚ 、３０７−サイドウオー
ル、３０８・・・５ｉＯｚ、３０９・・・ゲート電極。 ３１０・・・ゲート酸化膜、３１１・・・多結晶Ｓｉ模
（チャネル・ソース・ドレイン領域）、３１２・・・５
ｉＯｚ、３１３・・・シリコンナイトライド膜、３１４
・・・第１層配ＩＱ （Ｗ／ ’Ｉ’ ｉ Ｎ） 、
３１５−８ｉＯａ、３１６−第２層配線（Ａ １４
／’ｌ’ ｉ Ｎ） 。 、Ｒ１７°°”ＰＳＧ膜・ ｖ ｌ 国 ／Ｉ＋−−−Ｐ、Ｓ斤臘 藁２図 ２θ３′ 不 ３ 図 ＶＪ ｌ 図
Claims (1)
- 【特許請求の範囲】 １、多結晶Ｓｉ膜中にソースおよびドレイン領域を形成
し、チャネル領域を該多結晶Ｓｉ膜とする、多結晶Ｓｉ
ＭＩＳ型電界効果トランジスタにおいて、チャネル領域
を覆うようにシリコンナイトライド膜を島状に設けたこ
とを特徴とする半導体装置。 ２、前記シリコンナイトライド膜をプラズマ化学気相蒸
着法で形成したことを特徴とする請求項１記載の半導体
装置。 ３、前記シリコンナイトライド膜を、金属配線層よりも
下側に設けたことを特徴とする請求項１記載の半導体装
置。 ４、前記チャネル領域を含む多結晶Ｓｉ膜とシリコンナ
イトライド膜との間にシリコン配化膜を設けたことを特
徴とする請求項１記載の半導体装置。 ５、多結晶ＳｉＭＩＳ型電界効果トランジスタを用いた
スタティック型ランダムアクセスメモリ（ＳＲＡＭ）に
おいて、チャネル領域を覆うようにシリコンナイトライ
ド膜を島状に設けたこ、とを特徴とする半導体装置。 ６、チャネル部多結晶Ｓｉ膜を堆積する工程、前記シリ
コンナイトライド膜を堆積する工程、該シリコンナイト
ライド膜及び多結晶Ｓｉ膜を同一のマスクを用いてエッ
チングする工程を含むことを特徴とする請求項１記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121513A JPH02303071A (ja) | 1989-05-17 | 1989-05-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121513A JPH02303071A (ja) | 1989-05-17 | 1989-05-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02303071A true JPH02303071A (ja) | 1990-12-17 |
Family
ID=14813065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1121513A Pending JPH02303071A (ja) | 1989-05-17 | 1989-05-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02303071A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03265143A (ja) * | 1990-03-15 | 1991-11-26 | Matsushita Electron Corp | 薄膜トランジスタの製造方法 |
| JPH05160371A (ja) * | 1991-12-04 | 1993-06-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100546540B1 (ko) * | 1997-09-30 | 2006-04-21 | 산요덴키가부시키가이샤 | 박막트랜지스터및박막트랜지스터의제조방법 |
| JP2009231412A (ja) * | 2008-03-21 | 2009-10-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1989
- 1989-05-17 JP JP1121513A patent/JPH02303071A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03265143A (ja) * | 1990-03-15 | 1991-11-26 | Matsushita Electron Corp | 薄膜トランジスタの製造方法 |
| JPH05160371A (ja) * | 1991-12-04 | 1993-06-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5670390A (en) * | 1991-12-04 | 1997-09-23 | Mitsubishi Denki Kabushiki Kaisha | Method of making semiconductor device having thin film transistor |
| KR100546540B1 (ko) * | 1997-09-30 | 2006-04-21 | 산요덴키가부시키가이샤 | 박막트랜지스터및박막트랜지스터의제조방법 |
| JP2009231412A (ja) * | 2008-03-21 | 2009-10-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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