JPH0423514A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPH0423514A JPH0423514A JP2128462A JP12846290A JPH0423514A JP H0423514 A JPH0423514 A JP H0423514A JP 2128462 A JP2128462 A JP 2128462A JP 12846290 A JP12846290 A JP 12846290A JP H0423514 A JPH0423514 A JP H0423514A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアナログ信号をディジタル信号に変換するアナ
ログ／ディジタル（Ａ／Ｄ）変換装置に関するものであ
る。
ログ／ディジタル（Ａ／Ｄ）変換装置に関するものであ
る。
従来の技術
近年のディジタル技術の発展に伴い、アナログ信号とデ
ィジタル信号のインターフェースであるＡ／Ｄ変換装置
の性能が重要な影響を持つようになっている。従来より
用いられているＡ／Ｄ変換装置の一例を第４図に示しそ
の説明を行う。第４図に示したＡ／Ｄ変換装置は逐次比
較型と呼ばれ、以下のように動作する。
ィジタル信号のインターフェースであるＡ／Ｄ変換装置
の性能が重要な影響を持つようになっている。従来より
用いられているＡ／Ｄ変換装置の一例を第４図に示しそ
の説明を行う。第４図に示したＡ／Ｄ変換装置は逐次比
較型と呼ばれ、以下のように動作する。
（１）逐次比較レジスタ４３のＭＳＢ（最」二位ビッｌ
−）を“１”他を“０”にセットシ、これをＤ／Ａ変換
器（以下ＤＡＣと称す）４４に出力する。
−）を“１”他を“０”にセットシ、これをＤ／Ａ変換
器（以下ＤＡＣと称す）４４に出力する。
（２）アナログ入力とＤＡＣ４４の出力とを比較器４１
で比較し、比較器４１の出力に応じてレジスタ制御回路
４２は、 （アナログ入力）≧（ＤＡＣ４４の出力）な
らば現在問題にしているビットを１１１１＋にし、１つ
下位のビットに１＋ １”をセットし、 （アナログ入
力）＜ （ＤＡＣ４４の出力）ならば現在問題にしてい
るピッＩ・をｌｆ ０１１にし、１つ下位のビットを１
′”にセットする。
で比較し、比較器４１の出力に応じてレジスタ制御回路
４２は、 （アナログ入力）≧（ＤＡＣ４４の出力）な
らば現在問題にしているビットを１１１１＋にし、１つ
下位のビットに１＋ １”をセットし、 （アナログ入
力）＜ （ＤＡＣ４４の出力）ならば現在問題にしてい
るピッＩ・をｌｆ ０１１にし、１つ下位のビットを１
′”にセットする。
（３）（１）〜（２）をＭＳＢからＬＳＢ （最下位ビ
ット）まで繰り返す。
ット）まで繰り返す。
（４）逐次比較レジスタ４３からデータを取り山しディ
ジタル出力とする。
ジタル出力とする。
発明が解決しようとする課題
しかしながら前記従来の構成では、分解能をあげるため
にビット数を増加させると、変換時間が増加するため、
サンプリング周波数を維持するにために比較器４１およ
びＤＡＣ４４に非常な高速動作が要求される。しかもＬ
ＳＢに近くなるほど周辺ノイズの影響を受は易くなると
いう問題点があった。
にビット数を増加させると、変換時間が増加するため、
サンプリング周波数を維持するにために比較器４１およ
びＤＡＣ４４に非常な高速動作が要求される。しかもＬ
ＳＢに近くなるほど周辺ノイズの影響を受は易くなると
いう問題点があった。
本発明は前記の問題点を解決するもので、周辺ノイズの
影響を受けに＜＜、シかもビット増加による使用素子の
高速化が必要ないＡ／Ｄ変換装置を提供するものである
。
影響を受けに＜＜、シかもビット増加による使用素子の
高速化が必要ないＡ／Ｄ変換装置を提供するものである
。
課題を解決するための手段
この目的を達成するために本発明は、アナログ信号をデ
ィジタル信号に変換する複数個のＡ／Ｄ変換器と、アナ
ログ信号をレベルの異なる複数の信号に変換して前記複
数個のＡ／Ｄ変換器にそれぞれ入力するレベル変換手段
と、前記複数個のＡ／Ｄ変換器出力の内の一出力に一定
の係数を乗じる乗算手段と、前記乗算手段の出力を基準
出力として前記複数個のＡ／Ｄ変換器出力の内の他の出
力との比率を求める比率検出手段と、前記比率検出手段
の出力に応して前記他の出力のレベル調整を行うレベル
調整装置と、前記レベル調整装置出力および前記基準出
力よりいずれかを選択的に切り換えて出力するようにし
、前記複数個のＡ／Ｄ変換器出力のレベルに基づき、前
記複数の出力のレベルが所定の値を越えると直ちに切り
換え動作を行うとともに前記比率検出手段の動作を一時
停止し、前記複数の出力のレベルが所定のレベル以下に
なってから所定の時間が経過した後に前記複数の出力の
ゼロクロス付近を検出し、前記ゼロクロス伺近て切り換
え動作を行うようにしたことを特徴とするＡ／Ｄ変換装
置で構成される。
ィジタル信号に変換する複数個のＡ／Ｄ変換器と、アナ
ログ信号をレベルの異なる複数の信号に変換して前記複
数個のＡ／Ｄ変換器にそれぞれ入力するレベル変換手段
と、前記複数個のＡ／Ｄ変換器出力の内の一出力に一定
の係数を乗じる乗算手段と、前記乗算手段の出力を基準
出力として前記複数個のＡ／Ｄ変換器出力の内の他の出
力との比率を求める比率検出手段と、前記比率検出手段
の出力に応して前記他の出力のレベル調整を行うレベル
調整装置と、前記レベル調整装置出力および前記基準出
力よりいずれかを選択的に切り換えて出力するようにし
、前記複数個のＡ／Ｄ変換器出力のレベルに基づき、前
記複数の出力のレベルが所定の値を越えると直ちに切り
換え動作を行うとともに前記比率検出手段の動作を一時
停止し、前記複数の出力のレベルが所定のレベル以下に
なってから所定の時間が経過した後に前記複数の出力の
ゼロクロス付近を検出し、前記ゼロクロス伺近て切り換
え動作を行うようにしたことを特徴とするＡ／Ｄ変換装
置で構成される。
作用
前記した構成により本発明は、予め複数個設定した入力
レベルに応じてそれぞれ専用にＡ／Ｄ変換器を備え、そ
れぞれのディジタル出力の状態に応じディジタル的に切
り替えて用いるようにするこによって、周囲のノイズの
影響を受けにくく、またディジタル的に切り替えを行う
ため切り替えに伴うノイズの影響を受けることなく、高
分解能のＡ／Ｄ変換装置を低分解能のＡ／Ｄ変換器を用
いて実現することかできるものである。しかも使用する
素子の動作速度は従来通りでよい。また信号の切り替え
を、波形のレベルが大きくなった時には直ちに、波形の
レベルが小さくなった時には一定の時間が経過した後ゼ
ロクロス付近で切り換えるようにしたため、切り換え箇
所が小振幅の箇所であるために切り換えに伴う波形不連
続もほとんど発生しない。
レベルに応じてそれぞれ専用にＡ／Ｄ変換器を備え、そ
れぞれのディジタル出力の状態に応じディジタル的に切
り替えて用いるようにするこによって、周囲のノイズの
影響を受けにくく、またディジタル的に切り替えを行う
ため切り替えに伴うノイズの影響を受けることなく、高
分解能のＡ／Ｄ変換装置を低分解能のＡ／Ｄ変換器を用
いて実現することかできるものである。しかも使用する
素子の動作速度は従来通りでよい。また信号の切り替え
を、波形のレベルが大きくなった時には直ちに、波形の
レベルが小さくなった時には一定の時間が経過した後ゼ
ロクロス付近で切り換えるようにしたため、切り換え箇
所が小振幅の箇所であるために切り換えに伴う波形不連
続もほとんど発生しない。
実施例
以下、本発明の実施例について図面を参＋ｔ（ｈ Ｌな
がら説明する。
がら説明する。
第１図は本発明によるＡ／Ｄ変換装置の一実施例を表す
ブロック図である。第１図を説明すると、１は低域通過
フィルタ（以下ＬＰＦと称す）であり、アナログ入力信
号の帯域制限を行う。２は増幅器であり、ＬＰＦｌから
出力されるアナログ信号を増幅する。ここでは利得が１
．５倍（約３．５ｄＢ）のものを用いている。３，６は
特性のそろったＡ／Ｄ変換器（以下ＡＤＣと称す）であ
り、アナログ信号をディジタル信号に変換する。ここて
は４ビット分解能のものを用いている。４，７は乗算器
であり、入力Ｘ、 Ｙに与えられる各々４ビットのデ
ータの乗算を行い、乗算結果の６ビツトの最下位を四捨
五入し、上位５ビツトをＰから出力する。ただし、乗算
器４についてはＰ出力のＭＳＢがＸ入力を上回らないよ
うにＰ出力を制限するようになっている。なお、ｘ、
ｐは符号つき２の補数、Ｙは符号なし絶対２進数であ
る。８は読み出し専用メモリ（以下ＲＯＭと称す）であ
り、増幅器２の利得に応じた所定の４ビットデータを出
力するものである。ここでは１，５倍を表す“′１１０
０”を出力するようになっているが、増幅器２の利得変
更に対応できるように複数のデータを持つこともできる
。９はレベル検出器であり、ＡＤＣ６の出力の絶対値が
一定の値以上になると１１１１１を、それ未満では１１
０１１を出力する。ここては入力が±７以上のとき“１
°′を出力するようになっている。５は比率検出器であ
り、レベル検出器９の出力がＩｆ Ｏ１１のときに限り
乗算器４，７から出力されるデータの比較を行い、両者
が一致するように比率を計算し４ビツトの係数データと
して出力する。１０はセレクタ制御回路であり、レベル
検出器９の出力と乗算器７の出力の符号ビット（以下Ｍ
ＳＢと称す）に基づきセレクタ１１の制御を行う。１１
はセレクタであり、端子Ｃに与えられる制御信号が“′
１′′ならば端子Ａに与えられる信号を出力し、 ０′
″ならば端子Ｂに与えられる信号を出力する。
ブロック図である。第１図を説明すると、１は低域通過
フィルタ（以下ＬＰＦと称す）であり、アナログ入力信
号の帯域制限を行う。２は増幅器であり、ＬＰＦｌから
出力されるアナログ信号を増幅する。ここでは利得が１
．５倍（約３．５ｄＢ）のものを用いている。３，６は
特性のそろったＡ／Ｄ変換器（以下ＡＤＣと称す）であ
り、アナログ信号をディジタル信号に変換する。ここて
は４ビット分解能のものを用いている。４，７は乗算器
であり、入力Ｘ、 Ｙに与えられる各々４ビットのデ
ータの乗算を行い、乗算結果の６ビツトの最下位を四捨
五入し、上位５ビツトをＰから出力する。ただし、乗算
器４についてはＰ出力のＭＳＢがＸ入力を上回らないよ
うにＰ出力を制限するようになっている。なお、ｘ、
ｐは符号つき２の補数、Ｙは符号なし絶対２進数であ
る。８は読み出し専用メモリ（以下ＲＯＭと称す）であ
り、増幅器２の利得に応じた所定の４ビットデータを出
力するものである。ここでは１，５倍を表す“′１１０
０”を出力するようになっているが、増幅器２の利得変
更に対応できるように複数のデータを持つこともできる
。９はレベル検出器であり、ＡＤＣ６の出力の絶対値が
一定の値以上になると１１１１１を、それ未満では１１
０１１を出力する。ここては入力が±７以上のとき“１
°′を出力するようになっている。５は比率検出器であ
り、レベル検出器９の出力がＩｆ Ｏ１１のときに限り
乗算器４，７から出力されるデータの比較を行い、両者
が一致するように比率を計算し４ビツトの係数データと
して出力する。１０はセレクタ制御回路であり、レベル
検出器９の出力と乗算器７の出力の符号ビット（以下Ｍ
ＳＢと称す）に基づきセレクタ１１の制御を行う。１１
はセレクタであり、端子Ｃに与えられる制御信号が“′
１′′ならば端子Ａに与えられる信号を出力し、 ０′
″ならば端子Ｂに与えられる信号を出力する。
次に第１図の動作を説明する。ＬＰＦＩによって帯域制
限されたアナログ入力がＡＤＣ３には直接、ＡＤＣ６に
は増幅器２によって１．５倍に増幅されて与えられる。
限されたアナログ入力がＡＤＣ３には直接、ＡＤＣ６に
は増幅器２によって１．５倍に増幅されて与えられる。
ＡＤＣ３，Ｅ３の特性がそろっているのでＡＤＣ６がオ
ーバーフローしないようなアナログ入力か与えられてい
るときには、ＡＤＣ６からはＡＤＣ３に比べて１．５倍
の値が出力されていることになる。ＡＤＣ３，６から出
力されたディジタル信号はそれぞれ乗算器４，７を介し
てセレクタ１１へ出力される。このとき、乗算器７のＸ
入力にはＲＯＭ８より”１１００’”が入力されている
ので、以下の関係が成立する。
ーバーフローしないようなアナログ入力か与えられてい
るときには、ＡＤＣ６からはＡＤＣ３に比べて１．５倍
の値が出力されていることになる。ＡＤＣ３，６から出
力されたディジタル信号はそれぞれ乗算器４，７を介し
てセレクタ１１へ出力される。このとき、乗算器７のＸ
入力にはＲＯＭ８より”１１００’”が入力されている
ので、以下の関係が成立する。
Ｐ＝ＸＸ１．５
この時、乗算器４のＸ入力が”１ｏｏｏ’”ならばＸ入
力とＰ出力は等しいから、乗算器４，７のＰ出力は演算
誤差の範囲内で一致する。
力とＰ出力は等しいから、乗算器４，７のＰ出力は演算
誤差の範囲内で一致する。
ここで増幅器２はアナログ素子であるから、実際には正
確に１．５倍の利得にならず、誤差が存在する。このた
めに乗算器４，７のＰ出力は一致しないので、比率検出
器５は両者の大小関係に応じて比率を計算して乗算器４
のＹ人カへ係数データを出力し、両者が一致するように
する。このときの比率検出器５の係数データ計算方法と
しては、乗算器７の出力の値を乗算器４の出力の値で割
った商を求めても良いが、例えば（乗算器４の出力値）
〉（乗算器７の出力値）の場合は係数データを′１”だ
け減少し、（乗算器４の出力値）＜（乗算器７の出力値
）の場合は係数データを“１°“だけ増加し、これを繰
り返すことによって係数データを計算してもよい。
確に１．５倍の利得にならず、誤差が存在する。このた
めに乗算器４，７のＰ出力は一致しないので、比率検出
器５は両者の大小関係に応じて比率を計算して乗算器４
のＹ人カへ係数データを出力し、両者が一致するように
する。このときの比率検出器５の係数データ計算方法と
しては、乗算器７の出力の値を乗算器４の出力の値で割
った商を求めても良いが、例えば（乗算器４の出力値）
〉（乗算器７の出力値）の場合は係数データを′１”だ
け減少し、（乗算器４の出力値）＜（乗算器７の出力値
）の場合は係数データを“１°“だけ増加し、これを繰
り返すことによって係数データを計算してもよい。
さて、大振幅のアナログ入力が与えられるとＡＤＣ８は
オーバーフローし、ＡＤＣ３のみが正常に動作する。こ
のときレベル検出器９はＡＤＣ６がオーバーフローして
いることを検出し、このとき比率検出器５は動作を一時
停止し、セレクタ１１はセレクタ制御回路１０の制御信
号に基づいて、ＡＤＣ３から乗算器４を介して端子Ａに
入力される信号を選択する。ＡＤＣ６がオーバーフロー
しないようなアナログ入力が与えられたとき、レベル検
出器９はＡＤＣ６がオーバーフローしていないことを検
出し、このとき比率検出器５は前記したような動作を行
い、乗算器４，７のＰ出力は演算誤差の範囲内で一致す
る。これらの出力をセレクタ１１を用いセレクタ制御回
路１０の制御信号に基づいて切り替えるようにしている
。
オーバーフローし、ＡＤＣ３のみが正常に動作する。こ
のときレベル検出器９はＡＤＣ６がオーバーフローして
いることを検出し、このとき比率検出器５は動作を一時
停止し、セレクタ１１はセレクタ制御回路１０の制御信
号に基づいて、ＡＤＣ３から乗算器４を介して端子Ａに
入力される信号を選択する。ＡＤＣ６がオーバーフロー
しないようなアナログ入力が与えられたとき、レベル検
出器９はＡＤＣ６がオーバーフローしていないことを検
出し、このとき比率検出器５は前記したような動作を行
い、乗算器４，７のＰ出力は演算誤差の範囲内で一致す
る。これらの出力をセレクタ１１を用いセレクタ制御回
路１０の制御信号に基づいて切り替えるようにしている
。
ここでセレクタ制御回路１０の動作について詳しく説明
する。
する。
第２図は第１図におけるセレクタ制御回路１゜の具体例
を示すブロック図である。この図を説明すると、２０は
カウンタであり、リセット端子Ｒが１１０１＋の時端子
Ｃより入力されるクロック信号ＣＬＫをカウントする。
を示すブロック図である。この図を説明すると、２０は
カウンタであり、リセット端子Ｒが１１０１＋の時端子
Ｃより入力されるクロック信号ＣＬＫをカウントする。
ここでは７ビツトのカウンタとなっており、クロックと
して４ｋＨｚのパルスを入力している。また、リセット
端子Ｒに“１”が与えられるとカウンタはリセットされ
る。
して４ｋＨｚのパルスを入力している。また、リセット
端子Ｒに“１”が与えられるとカウンタはリセットされ
る。
２１はＤフリップフロップでカウンタ２０同様クロツク
信号ＣＬＫが与えられている。２３．２４はリセット付
きのＤフリップフロップである。２２は排他的論理和（
以下ＦＯＲゲートと称す）である。
信号ＣＬＫが与えられている。２３．２４はリセット付
きのＤフリップフロップである。２２は排他的論理和（
以下ＦＯＲゲートと称す）である。
信号、（Ｂ）はレベル検出器９の出力信号、（Ｃ）はセ
レクタ制御回路１０のＹ出力をそれぞれ表してイル。（
Ａ）の閾値Ｖｔ、−Ｖｌ；１ＡＤＣ１３が、１−−バー
フローするレベルを表している。
レクタ制御回路１０のＹ出力をそれぞれ表してイル。（
Ａ）の閾値Ｖｔ、−Ｖｌ；１ＡＤＣ１３が、１−−バー
フローするレベルを表している。
次に第２図のセレクタ制御回路１０の動作について第１
図、第３図とともに説明する。セレクタ制御回路１０の
端子Ｃには乗算器７のＰ出力のＭＳＢが与えられている
。この信号はＦＯＲゲート２２の一方の入力に与えられ
るとともにＤフリップフロップ２１によって遅延されて
ＦＯＲゲート２２の他方の入力にも与えられる。このた
めＥＯＲゲート２２の出力は乗算器７のＰ出力のＭＳＢ
＋１ が反転するごとにパルス信号を出力する。ここで、乗算
器７のＰ出力のＭＳＢはＡＤＣ３出力の符号と一致し、
しかも符号の反転は、当然のことながらゼロの近傍で生
じる。つまり、ＥＯＲゲート２２はＡＤＣ６出力かゼロ
クロスするごとにパルス信号を発生している。
図、第３図とともに説明する。セレクタ制御回路１０の
端子Ｃには乗算器７のＰ出力のＭＳＢが与えられている
。この信号はＦＯＲゲート２２の一方の入力に与えられ
るとともにＤフリップフロップ２１によって遅延されて
ＦＯＲゲート２２の他方の入力にも与えられる。このた
めＥＯＲゲート２２の出力は乗算器７のＰ出力のＭＳＢ
＋１ が反転するごとにパルス信号を出力する。ここで、乗算
器７のＰ出力のＭＳＢはＡＤＣ３出力の符号と一致し、
しかも符号の反転は、当然のことながらゼロの近傍で生
じる。つまり、ＥＯＲゲート２２はＡＤＣ６出力かゼロ
クロスするごとにパルス信号を発生している。
さて、ＡＤＣ６の出力がＶｔより小さくなると、レベル
検出器９の出力が゛′１パから１１０１１に反転する（
第３図時刻ｔｌ）。レベル検出器９の出力はカウンタ２
０およびＤフリップフロップ２３のリセット端子Ｒに与
えられているため、これらのリセットが解除され、カウ
ンタ２０はクロック信号ＣＬＫのカウントを開始する。
検出器９の出力が゛′１パから１１０１１に反転する（
第３図時刻ｔｌ）。レベル検出器９の出力はカウンタ２
０およびＤフリップフロップ２３のリセット端子Ｒに与
えられているため、これらのリセットが解除され、カウ
ンタ２０はクロック信号ＣＬＫのカウントを開始する。
Ｄフリップフロップ２４のリセット端子ＲにＤフリップ
フロップ２３の端子 出力“１′”が与えられているの
で、この時点てはまだリセット状態である。よってＤフ
リップフロップ２４の端子 は＋１１ Ｉ＋ すなわ
ち、セレクタ制御回路１０の出力Ｙは“１”である（第
３図時刻ｔｌ）。カウンタ２０は７ビソトのカウンタで
あるので、クロック信号ＣＬＫを１２８回カウントする
と端子Ｑは１”になる。故にＤフリップフロップ２３の
出力端子 が“１゛から“０パに変化する（第３図時刻
ｔ２）。ここではクロック信号ＣＬＫは４ｋＨｚである
ので、ＡＤＣ３の出力が閾値Ｖｔより小さくなった後３
２ｍ５でＤフリップフロップ２３の端子 が“１”から
“０゛へ変化する。
フロップ２３の端子 出力“１′”が与えられているの
で、この時点てはまだリセット状態である。よってＤフ
リップフロップ２４の端子 は＋１１ Ｉ＋ すなわ
ち、セレクタ制御回路１０の出力Ｙは“１”である（第
３図時刻ｔｌ）。カウンタ２０は７ビソトのカウンタで
あるので、クロック信号ＣＬＫを１２８回カウントする
と端子Ｑは１”になる。故にＤフリップフロップ２３の
出力端子 が“１゛から“０パに変化する（第３図時刻
ｔ２）。ここではクロック信号ＣＬＫは４ｋＨｚである
ので、ＡＤＣ３の出力が閾値Ｖｔより小さくなった後３
２ｍ５でＤフリップフロップ２３の端子 が“１”から
“０゛へ変化する。
この時点でＤフリップフロップ２４のリセットが解除さ
れ、リセット解除後の最初のゼロクロス点（第３図時刻
ｔ３）でＥＯＲゲート２２からパルス信号が出力され、
Ｄフリップフロップ２４の端子 が“１”から“０”に
反転する（第３図時刻ｔ３）。すなわち、セレクタ制御
回路１０はＡＤＣ３の出力が閾値Ｖｔより小さくなって
から３２ｍ５後の最初のゼロクロス点て出力Ｙが“１゛
′から０”′へ反転する。
れ、リセット解除後の最初のゼロクロス点（第３図時刻
ｔ３）でＥＯＲゲート２２からパルス信号が出力され、
Ｄフリップフロップ２４の端子 が“１”から“０”に
反転する（第３図時刻ｔ３）。すなわち、セレクタ制御
回路１０はＡＤＣ３の出力が閾値Ｖｔより小さくなって
から３２ｍ５後の最初のゼロクロス点て出力Ｙが“１゛
′から０”′へ反転する。
次いで、閾値Ｖｔより大きなレベルの信号がレベル検出
器９に入力されると、レベル検出器９の出力は直ちに“
′１゛になるため（第３図時刻ｔ４）、カウンタ２０お
よびＤフリップフロップ２３がリセットされ、 出力
は直ちに“１゛″になる。これによりＤフリップフロッ
プ２４もリセットされ、その 出力も直ちに＋１１１１
になる（第３図時刻ｔ４）。次いで、レベル検出器９の
入力が閾値Ｖｔ以下になると（第３図時刻ｔ５）、この
時点からカウンタ２０がカウント動作を開始するが、３
２ｍ５経過する以前に再び閾値Ｖｔを超える値が入力さ
れる（第３図時刻ｔ６）と、カウンタ２０は再びリセッ
トされ、セレクタ制御回路１０の出力Ｙは“１゛を保持
する。つまり、連続して３２ｍ５以上閾値Ｖｔ以下の信
号がＡＤＣ３から出力されないとセレクタ制御回路１０
による切り替え動作が行われないものである。
器９に入力されると、レベル検出器９の出力は直ちに“
′１゛になるため（第３図時刻ｔ４）、カウンタ２０お
よびＤフリップフロップ２３がリセットされ、 出力
は直ちに“１゛″になる。これによりＤフリップフロッ
プ２４もリセットされ、その 出力も直ちに＋１１１１
になる（第３図時刻ｔ４）。次いで、レベル検出器９の
入力が閾値Ｖｔ以下になると（第３図時刻ｔ５）、この
時点からカウンタ２０がカウント動作を開始するが、３
２ｍ５経過する以前に再び閾値Ｖｔを超える値が入力さ
れる（第３図時刻ｔ６）と、カウンタ２０は再びリセッ
トされ、セレクタ制御回路１０の出力Ｙは“１゛を保持
する。つまり、連続して３２ｍ５以上閾値Ｖｔ以下の信
号がＡＤＣ３から出力されないとセレクタ制御回路１０
による切り替え動作が行われないものである。
以上説明したように、セレクタ１１は入力されているア
ナログ入力の信号振幅が小さい時には増幅器２によって
増幅された信号をＡ／Ｄ変換してこれを出力し、アナロ
グ入力の信号振幅が大きいときには直接Ａ／Ｄ変換を行
ってこれを出力するようにし、この際の切り替え動作を
前記のように行うことにより、信号振幅が大きい時に１
周期の間で願繁に切り替えが行われるというなく、切り
替えによる波形の不連続発生頻度がが大幅に軽減され、
しかも切り替えによる波形の不連続等の問題が少ないゼ
ロクロス付近で切り換えるようにしているのて切り替え
の際の歪の発生それ自体もを抑えることができ、アナロ
グ入力の信号振幅の大小に関わりなく高分解能でＡ／Ｄ
変換を行うことができる。また、通常アナログの増幅器
２としては高性能のものを容易に得ることができるため
、このように構成することにより、増幅器２の利得をあ
まり問題にすることなく高ビツト高分解能のＡ／Ｄ変換
装置を得ることができる。またＡ／Ｄ変換器としても必
ずしも高分解能のものを用いる必要はなく、動作速度も
従来通りのもので良い。
ナログ入力の信号振幅が小さい時には増幅器２によって
増幅された信号をＡ／Ｄ変換してこれを出力し、アナロ
グ入力の信号振幅が大きいときには直接Ａ／Ｄ変換を行
ってこれを出力するようにし、この際の切り替え動作を
前記のように行うことにより、信号振幅が大きい時に１
周期の間で願繁に切り替えが行われるというなく、切り
替えによる波形の不連続発生頻度がが大幅に軽減され、
しかも切り替えによる波形の不連続等の問題が少ないゼ
ロクロス付近で切り換えるようにしているのて切り替え
の際の歪の発生それ自体もを抑えることができ、アナロ
グ入力の信号振幅の大小に関わりなく高分解能でＡ／Ｄ
変換を行うことができる。また、通常アナログの増幅器
２としては高性能のものを容易に得ることができるため
、このように構成することにより、増幅器２の利得をあ
まり問題にすることなく高ビツト高分解能のＡ／Ｄ変換
装置を得ることができる。またＡ／Ｄ変換器としても必
ずしも高分解能のものを用いる必要はなく、動作速度も
従来通りのもので良い。
また、増幅器２の利得をとれだけにするかてＡ／Ｄ変換
装置の出力を何ビットにするかが決まるため、必要に応
じて増幅器２の利得を変更することにより出力のビット
数を変更することができる。
装置の出力を何ビットにするかが決まるため、必要に応
じて増幅器２の利得を変更することにより出力のビット
数を変更することができる。
また、出力の切り替え等はすべてディジタル的な操作で
行われるため、これに伴うノイズやクリッり音の影響も
無い。
行われるため、これに伴うノイズやクリッり音の影響も
無い。
なお、本実施例においてアナログ入力を増幅してＡＤＣ
６に入力するようにしているが、ＡＤＣ６に対しては直
接入力し、ＡＤＣ３に対して減衰器を用いて減衰させた
信号を入力するようにしても良い。また、Ａ／Ｄ変換器
についても前記の実施例では２個を用いているが３側辺
」二のＡ／Ｄ変換器を用い、各々に異なったレベルのア
ナログ入力を加えるようにしても良い。また、セレクタ
制御回路１０の時定数（第２図のカウンタ２０のカウン
ト時間）を３２ｍ５としたが、用途によって変更しても
差し支えない。また、レベル検出器９の入力にはＡＤＣ
６の出力を用いているが、ＡＤＣ３の出力を用いても同
様の動作を構成可能であるし、セレクタ制御回路１０の
Ｃ端子入力に乗算器４のＰ出力のＭＳＢを用いても同様
の動作が可能である。
６に入力するようにしているが、ＡＤＣ６に対しては直
接入力し、ＡＤＣ３に対して減衰器を用いて減衰させた
信号を入力するようにしても良い。また、Ａ／Ｄ変換器
についても前記の実施例では２個を用いているが３側辺
」二のＡ／Ｄ変換器を用い、各々に異なったレベルのア
ナログ入力を加えるようにしても良い。また、セレクタ
制御回路１０の時定数（第２図のカウンタ２０のカウン
ト時間）を３２ｍ５としたが、用途によって変更しても
差し支えない。また、レベル検出器９の入力にはＡＤＣ
６の出力を用いているが、ＡＤＣ３の出力を用いても同
様の動作を構成可能であるし、セレクタ制御回路１０の
Ｃ端子入力に乗算器４のＰ出力のＭＳＢを用いても同様
の動作が可能である。
発明の効果
以上述べたように本発明は、アナログ信号をディジタル
信号に変換する複数個のＡ／Ｄ変換器と、アナログ信号
をレベルの異なる複数の信号に変換して前記複数個のＡ
／Ｄ変換器にそれぞれ入力するレベル変換手段と、前記
複数個のＡ／Ｄ変換器出力の内の一出力に一定の係数を
乗じる乗算手段と、前記乗算手段の出力を基準出力とし
て前記複数個のＡ／Ｄ変換器出力の内の他の出力との比
率を求める比率検出手段と、前記比率検出手段の出力に
応じて前記他の出力のレベル調整を行うレベル調整装置
と、前記レベル調整装置出力および前記基準出力よりい
ずれかを選択的に切り換えて出力するようにし、前記複
数個のＡ／Ｄ変換器出力のレベルに基づき、前記複数の
出力のレベルが所定の値を越えると直ちに切り換え動作
を行うとともに前記比率検出手段の動作を一時停止し、
前記複数の出力のレベルが所定のレベル以下になってか
ら所定の時間が経過した後に前記複数の出力のゼロクロ
ス付近を検出し、前記ゼロクロス付近で切り換え動作を
行うようにしたことにより、アナログ信号レベルが小さ
くなっても、常に大振幅のアナログ信号をＡ／Ｄ変換す
ることができるため、周囲のノイズの影響を受けに＜＜
、また、ディジタル的に切り替えを行うため切り替えに
伴うノイズの影響を受けることなく高分解能のＡ／Ｄ変
換装置を低分解能のＡ／Ｄ変換器を用いて実現すること
ができ、しかも使用する素子の動作速度は従来通りでよ
いという優れたＡ／Ｄ変換装置を実現しうるものである
。しかも信号の切り替えを波形のレベルが大きくなった
時には直ちに、波形のレベルが小さくなった時には一定
の時間が経過した後ゼロクロス付近で切り換えるように
したため、波形１周期内での切り替えが発生せず、切り
換え箇所が小振幅の箇所であるために切り換えに伴う波
形不連続もほとんど発生しない。
信号に変換する複数個のＡ／Ｄ変換器と、アナログ信号
をレベルの異なる複数の信号に変換して前記複数個のＡ
／Ｄ変換器にそれぞれ入力するレベル変換手段と、前記
複数個のＡ／Ｄ変換器出力の内の一出力に一定の係数を
乗じる乗算手段と、前記乗算手段の出力を基準出力とし
て前記複数個のＡ／Ｄ変換器出力の内の他の出力との比
率を求める比率検出手段と、前記比率検出手段の出力に
応じて前記他の出力のレベル調整を行うレベル調整装置
と、前記レベル調整装置出力および前記基準出力よりい
ずれかを選択的に切り換えて出力するようにし、前記複
数個のＡ／Ｄ変換器出力のレベルに基づき、前記複数の
出力のレベルが所定の値を越えると直ちに切り換え動作
を行うとともに前記比率検出手段の動作を一時停止し、
前記複数の出力のレベルが所定のレベル以下になってか
ら所定の時間が経過した後に前記複数の出力のゼロクロ
ス付近を検出し、前記ゼロクロス付近で切り換え動作を
行うようにしたことにより、アナログ信号レベルが小さ
くなっても、常に大振幅のアナログ信号をＡ／Ｄ変換す
ることができるため、周囲のノイズの影響を受けに＜＜
、また、ディジタル的に切り替えを行うため切り替えに
伴うノイズの影響を受けることなく高分解能のＡ／Ｄ変
換装置を低分解能のＡ／Ｄ変換器を用いて実現すること
ができ、しかも使用する素子の動作速度は従来通りでよ
いという優れたＡ／Ｄ変換装置を実現しうるものである
。しかも信号の切り替えを波形のレベルが大きくなった
時には直ちに、波形のレベルが小さくなった時には一定
の時間が経過した後ゼロクロス付近で切り換えるように
したため、波形１周期内での切り替えが発生せず、切り
換え箇所が小振幅の箇所であるために切り換えに伴う波
形不連続もほとんど発生しない。
第１図は本発明によるＡ／Ｄ変換装置の一実施例を表す
ブロック図、第２図は第１図のセレクタ第４図は従来の
Ａ／Ｄ変換装置の一例を表すブロック図である。 １・・・低域通過フィ ロ・・・Ａ／Ｄ変換器、 ５・・・比率検出器、 ９・・・レベル検出器、 １１・・・セレクタ。
ブロック図、第２図は第１図のセレクタ第４図は従来の
Ａ／Ｄ変換装置の一例を表すブロック図である。 １・・・低域通過フィ ロ・・・Ａ／Ｄ変換器、 ５・・・比率検出器、 ９・・・レベル検出器、 １１・・・セレクタ。
Claims (1)
- 【特許請求の範囲】 アナログ信号をディジタル信号に変換する複数個のＡ／
Ｄ変換器と、 アナログ信号をレベルの異なる複数の信号に変換して前
記複数個のＡ／Ｄ変換器にそれぞれ入力するレベル変換
手段と、 前記複数個のＡ／Ｄ変換器出力の内の一出力に一定の係
数を乗じる乗算手段と、 前記乗算手段の出力を基準出力として前記複数個のＡ／
Ｄ変換器出力の内の他の出力との比率を求める比率検出
手段と、 前記比率検出手段の出力に応じて前記他の出力のレベル
調整を行うレベル調整装置と、 前記レベル調整装置出力および前記基準出力よりいずれ
かを選択的に切り換えて出力するようにし、前記複数個
のＡ／Ｄ変換器出力のレベルに基づき、前記複数の出力
のレベルが所定の値を越えると直ちに切り換え動作を行
うとともに前記比率検出手段の動作を一時停止し、前記
複数の出力のレベルが所定のレベル以下になってから所
定の時間が経過した後に前記複数の出力のゼロクロス付
近を検出し、前記ゼロクロス付近で切り換え動作を行う
ようにしたＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128462A JP2662077B2 (ja) | 1990-05-17 | 1990-05-17 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128462A JP2662077B2 (ja) | 1990-05-17 | 1990-05-17 | Ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0423514A true JPH0423514A (ja) | 1992-01-27 |
| JP2662077B2 JP2662077B2 (ja) | 1997-10-08 |
Family
ID=14985315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2128462A Expired - Fee Related JP2662077B2 (ja) | 1990-05-17 | 1990-05-17 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2662077B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001085997A (ja) * | 1999-09-10 | 2001-03-30 | Sony Corp | ディジタル信号処理装置及びビデオカメラ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157127A (ja) * | 1984-08-28 | 1986-03-24 | Sony Corp | 信号変換装置 |
| JPH0227813A (ja) * | 1988-07-18 | 1990-01-30 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換装置 |
-
1990
- 1990-05-17 JP JP2128462A patent/JP2662077B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157127A (ja) * | 1984-08-28 | 1986-03-24 | Sony Corp | 信号変換装置 |
| JPH0227813A (ja) * | 1988-07-18 | 1990-01-30 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001085997A (ja) * | 1999-09-10 | 2001-03-30 | Sony Corp | ディジタル信号処理装置及びビデオカメラ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2662077B2 (ja) | 1997-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |